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Intel Quartus Prime數字系統設計權威指南 :從數字邏輯、Verilog HDL 到復雜數字系統的實現

( 簡體 字)
作者:何賓,許中璞,韓琛曄類別:1. -> 電子工程 -> FPGA
譯者:
出版社:電子工業出版社Intel Quartus Prime數字系統設計權威指南 :從數字邏輯、Verilog HDL 到復雜數字系統的實現 3dWoo書號: 53104
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NT售價: 995

出版日:7/1/2020
頁數:808
光碟數:0
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印刷:黑白印刷語系: ( 簡體 版 )
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ISBN:9787121391651
作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 
(簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證)
作者序:

譯者序:

前言:

推薦序(一)
眾所周知,我們正在進入一個全面科技創新的時代。科技創新驅動并引領著人類社會的發展,從人工智能、自動駕駛、5G,到精準醫療、機器人等,所有這些領域的突破都離不開科技的創新,也離不開計算的創新。從CPU、GPU,到FPGA、ASIC,再到未來的神經擬態計算、量子計算等,英特爾正在全面布局未來端到端的計算創新,以充分釋放數據的價值。中國擁有巨大的市場和引領全球創新的需求,其產業生態的全面性,以及企業創新的實力、活力和速度都令人矚目。英特爾始終放眼長遠,以豐富的生態經驗和廣闊的全球視野,持續推動與中國產業生態的合作共贏。以此為前提,英特爾在2018年建立了英特爾FPGA中國創新中心,與Dell、海云捷迅等合作伙伴攜手共建AI和FPGA生態,并通過組織智能大賽、產學研對接及培訓認證等方式,發掘優秀團隊,培養專業人才,孵化應用創新,加速智能產業在中國的發展。
“英特爾FPGA中國創新中心系列叢書”是英特爾FPGA中國創新中心專為AI和FPGA領域的人才培養和認證而設計編撰的系列叢書,非常高興作為英特爾FPGA中國創新中心的總經理為叢書寫序。同時也希望該系列叢書能為中國AI與FPGA相關產業的生態建設與人才培養添磚加瓦!

張瑞
英特爾FPGA中國創新中心總經理
2019年秋

推薦序(二)
自2003年Altera在中國高校開展大學計劃以來,通過興建聯合實驗室,組織教師培訓,舉行學生創新競賽等方式,將FPGA技術及設計方法帶到了許多高校之中,一批又一批掌握了FPGA技術的畢業生,從學校走向工作崗位,發揮著他們的核心骨干作用。而由Altera大學計劃所帶領的這種校企合作方式,也被越來越多的企業所采用,共同為我們的教育事業,貢獻著自己的一份力量。
Altera于2015年合并進入英特爾,Altera的FPGA產品,也全面與英特爾的優勢資源相結合,廣泛地應用于人工智能、算法加速、5G等新技術之中。而全新的英特爾FPGA大學計劃,不僅繼承了之前Altera大學計劃的所有優勢,而且充分地利用了英特爾的技術和資源,借助教育部產學研合作這個平臺,與高校在聯合課程開發、師資培訓、學生系統能力培養等方面,繼續展開廣泛且更加深入的合作。
“英特爾FPGA中國創新中心系列叢書”的計劃,就是在這樣一個背景下醞釀而生的,我們希望借助英特爾的技術資源,聯合英特爾FPGA中國創新中心,再借助高校優秀教師多年的教學經驗,共同為廣大師生和對FPGA感興趣的讀者,打造一套全面的、專業的技術書籍,從而讓大家可以盡快掌握和使用FPGA這項前沿技術。
該叢書基于最新的Intel開發工具Quartus Prime軟件,內容專業且全面,除了詳盡的基礎知識,也覆蓋了與FPGA設計相關的時序分析、嵌入式系統、數字信號處理等高階內容,讀者可以根據自身情況選擇閱讀,既可以作為從入門到精通的學習教材,也可以作為學習某些關鍵技術點的參考手冊。
最后要感謝何賓老師為本書做出的辛勤努力,也感謝每一位讀者對英特爾FPGA的支持!

袁亞東
英特爾FPGA大學計劃經理
2019年11月7日于上海

前言
現場可編程門陣列(Field Programmable Gate Array,FPGA)越來越多地應用在新技術中,如物聯網、云計算和人工智能等。在這些應用中,FPGA主要用來對數據進行加速處理。為了應對這些應用,降低軟件工程師應用FPGA的難度,Intel公司不斷推出新的設計工具,如高級綜合工具(High Level Synthesis,HLS),以降低使用FPGA實現復雜應用的難度。但是,很多軟件工程師仍然覺得FPGA入門較難,這是因為他們普遍認為Verilog HDL比較抽象難懂,以及FPGA內部結構過于復雜。其實,最根本的原因是軟件設計工程師常常以傳統軟件的思維來看待FPGA,他們普遍認為FPGA是硬件,與軟件沒有太多的交集,在FPGA上實現傳統上由軟件實現的算法模型難度較大。根據作者長期教學和科研的經驗,數字邏輯和數字電路基礎知識是他們入門FPGA的絆腳石和攔路虎。為了幫助廣大讀者,尤其是FPGA的初學者,甚至是那些從事傳統軟件開發工作的工程師能真正進入FPGA設計領域,作者編寫了此書。該書是作者多年從事FPGA教學和科研工作的體會與總結,期望對廣大初學者系統掌握FPGA的設計方法提供很好的幫助。
數字邏輯和數字電路的基本理論知識是學習FPGA的基礎,不管FPGA技術今后如何發展,其始終離不開數字邏輯的基本理論知識,系統深入地掌握這些知識是讀者進入FPGA設計世界的基石,特別重要。所以,在編寫本書時特意增加了數字邏輯基礎和數字電路兩章內容。在編寫這兩章內容時,參考了大量國外設計資料,以期待通過這兩章內容的講解來幫助廣大讀者準確把握數字世界的本質,并且通過Multisim內集成的SPICE仿真工具對這些知識點進行了直觀演示與驗證。根據作者多年的教學經驗,認為這些知識難點是入門FPGA的最大障礙,因此通過SPICE仿真工具給出的分析結果幫助讀者掃清這些學習障礙。
Verilog HDL是本書最重要的內容之一,用于對復雜數字系統(尤其是FPGA)進行行為級和寄存器傳輸級建模。本書嚴格按照IEEE Std 1364—2005規范介紹Verilog HDL的詞法和句法。在講解這部分內容時,將Verilog HDL與復雜數字系統(尤其是FPGA)模型之間的對應關系進行系統講解,使讀者理解Verilog HDL的詞法和句法在復雜數字系統行為級與寄存器傳輸級描述中的使用方法。
本書的一大特色就是將Verilog HDL和Quartus Prime集成開發環境進行系統化深度融合,從不同角度深度解讀Verilog HDL語言的實現本質。針對Verilog HDL中的一些語法難點,書中通過Quartus Prime集成開發環境提供的功能進行演示與說明。在此要特別指出,Quartus Prime集成開發工具是學習Verilog HDL最好的助手,這是因為在初學者遇到Verilog HDL中不理解的地方時,可以很容易地通過Quartus Prime集成開發工具給出的電路結構和仿真結果進行直觀的說明。為了幫助讀者提高靈活運用Verilog HDL構建復雜數字系統模型的能力,書中給出大量基本邏輯單元的寄存器傳輸級描述,以及一個復雜數字系統設計實例和數模混合系統設計實例。
眾所周知,中央處理器(CPU)的前端設計是在FPGA平臺上實現的。通過與英特爾FPGA大學計劃的合作,將英特爾FPGA大學計劃提供的處理器設計教學資源引入本書。通過由易到難的進階設計方法,系統地介紹了一個處理器系統(包括處理器核、總線、存儲器、控制寄存器和狀態寄存器)的實現過程,使得讀者可以理解并掌握機器指令和處理器系統不同功能部件之間的有機聯系。
Intel Quartus Prime數字系統設計權威指南:從數字邏輯、Verilog HDL到復雜數字系統的實現前言本書的另一大特色是引入Arm公司開源的Cortex-M0處理器軟核。通過使用Verilog HDL構建嵌入式硬件平臺,以及使用匯編語言/C語言編寫硬件驅動和實現軟件應用,在現場可編程門陣列內實現了真正意義上的片上可編程嵌入式系統,這里的可編程是指使用Verilog HDL定制嵌入式系統的硬件,然后使用C語言為這個定制的嵌入式硬件平臺編寫軟件驅動和應用,這個設計過程充分體現出在FPGA上構建嵌入式系統的靈活性和高效性,同時對廣大讀者系統學習Arm嵌入式的硬件和軟件知識提供了很好的幫助。通過對片上嵌入式系統設計流程的詳細解讀,讀者可進一步掌握C語言串行執行和Verilog HDL并行處理的本質特點。通過在嵌入式系統設計中合理劃分軟件和硬件的邊界,最終實現低成本、高性能的片上嵌入式系統設計。當然,對片上嵌入式系統設計過程的系統講解也是為了幫助讀者理解軟件處理的靈活性和硬件處理的高效性,進而使讀者進一步理解在新技術中越來越多地使用硬件(FPGA)來實現更復雜算法的原因。
由于FPGA在圖像采集和圖像處理中有著廣泛的應用,因此本書專門介紹了基于Intel FPGA的捕獲攝像頭視頻圖像并顯示視頻圖像的實現方法。通過一個具體的設計實例,幫助讀者掌握通過Intel FPGA捕獲實時圖像和實現圖像顯示的方法。
在本書的最后一章,介紹了FPGA在數模混合系統中的應用。通過信號采集和信號產生的設計實例,詳細說明了數模混合系統中所涉及的關鍵知識點,以及在FPGA平臺上實現數模混合系統的方法。
為了便于讀者自學,本書提供了所有設計實例的完整設計文件和教學資源,這些資源可以通過書中學習說明給出的鏈接地址獲取。
在編寫本書的過程中,全程得到英特爾FPGA大學計劃經理袁亞東先生的鼎力支持和李曉嬿女士的幫助,他們為作者提供了正版授權的Quartus Prime Standard集成開發環境和DE10-Lite硬件開發平臺,北京海云捷迅科技有限公司和英特爾FPGA中國創新中心為本書的編寫也提供了大量的支持和幫助,在此特別向他們表示衷心的感謝。在編寫本書的過程中,許中璞老師負責本書第10~第12章內容的編寫和設計實例的驗證,韓琛曄老師負責本書第8~第9章內容的編寫,在此也向他們表示感謝。在本書出版的過程中,也得到了電子工業出版社編輯的幫助和指導,在此也表示深深的謝意。
由于編者水平有限,編寫時間倉促,書中難免有疏漏之處,敬請讀者批評指正。

作者
2020年4月于北京
內容簡介:

本書以Intel公司的Quartus Prime Standard 18.1集成開發環境作為復雜數字系統設計的平臺,以基礎的數字邏輯和數字電路知識為起點,以Intel公司的MAX 10 系列可編程邏輯器件和Verilog HDL為載體,詳細介紹了數字系統中基本邏輯單元的RTL描述方法。在此基礎上,實現了復雜數字系統、處理器系統、片上嵌入式系統、視頻圖像采集和處理系統,以及數模混合系統。全書共12張,內容主要包括數字邏輯基礎、數字邏輯電路、可編程邏輯器件原理、Quartus Prime Standard 集成開發環境的原理圖設計流程、Quartus Prime 集成開發環境的HDL設計流程、Verilog HDL規范、基本數字邏輯單元的Verilog HDL描述、復雜數字系統的設計和實現、處理器核的原理及設計與進階、片上嵌入式系統的構建與實現、視頻圖像采集和處理系統的原理與實現,以及數模混合系統的設計。
目錄:

第1章數字邏輯基礎
1.1數字邏輯的發展史
1.2SPICE仿真工具基礎
1.2.1SPICE的分析功能
1.2.2SPICE的分析流程
1.3開關系統
1.3.10和1的概念
1.3.2開關系統的優勢
1.3.3晶體管作為開關
1.3.4半導體物理器件
1.3.5半導體邏輯電路
1.3.6邏輯電路符號
1.4半導體數字集成電路
1.4.1集成電路的發展
1.4.2集成電路構成
1.4.3集成電路的版圖
1.5基本的邏輯門及其特性
1.5.1基本的邏輯門
1.5.2基本的邏輯門集成電路
1.5.3邏輯門電路的傳輸特性
1.5.4不同邏輯門之間的連接
1.6邏輯代數理論
1.6.1邏輯代數中的運算關系
1.6.2邏輯函數表達式
1.7邏輯表達式的化簡
1.7.1使用運算律化簡邏輯表達式
1.7.2使用卡諾圖化簡邏輯表達式
1.7.3不完全指定邏輯功能的化簡
1.7.4輸入變量的卡諾圖表示
1.8毛刺的產生及消除
1.9數字碼制的表示和轉換
1.9.1數字碼制表示
1.9.2數字碼制之間的轉換
第2章數字邏輯電路
2.1組合邏輯電路
2.1.1編碼器
2.1.2譯碼器
2.1.3碼轉換器
2.1.4多路選擇器
2.1.5數字比較器
2.1.6加法器
2.1.7減法器
2.1.8加法器/減法器
2.1.9乘法器
2.2時序邏輯電路
2.2.1時序邏輯電路的類型
2.2.2時序邏輯電路的特點
2.2.3基本SR鎖存器
2.2.4同步SR鎖存器
2.2.5D鎖存器
2.2.6D觸發器
2.2.7其他觸發器
2.2.8普通寄存器
2.2.9移位寄存器
2.3存儲器
2.3.1存儲器的分類
2.3.2存儲器的工作原理
2.3.3易失性存儲器
2.3.4非易失性存儲器
2.4有限自動狀態機
2.4.1有限自動狀態機原理
2.4.2狀態圖的表示及實現
2.4.3三位計數器設計與實現
第3章可編程邏輯器件原理
3.1可編程邏輯器件的發展歷史
3.2可編程邏輯器件的典型工藝
3.3簡單可編程邏輯器件的結構
3.3.1PROM的內部結構
3.3.2PAL的內部結構
3.3.3PLA的內部結構
3.4復雜可編程邏輯器件的結構
3.4.1邏輯陣列塊
3.4.2宏單元
3.4.3擴展器乘積項
3.4.4可編程互聯陣列
3.4.5I/O控制塊
3.5現場可編程門陣列的結構
3.5.1查找表結構原理
3.5.2MAX 10系列的器件的特性
3.5.3邏輯陣列模塊
3.5.4嵌入式存儲器
3.5.5嵌入式乘法器
3.5.6時鐘和相位鎖相環
3.5.7通用I/O
3.5.8高速LVDS I/O
3.5.9外部存儲器接口
3.5.10模數轉換器
3.5.11配置方案
3.5.12用戶閃存
3.5.13電源管理
第4章Quartus Prime Standard集成開發環境的原理圖設計流程
4.1Quartus Prime Standard集成開發環境的概述
4.2Quartus Prime Standard集成開發環境的下載和安裝
4.3獲取Quartus Prime Standard集成開發環境的許可文件
4.4設計原理
4.5建立新的設計工程
4.6添加原理圖設計文件
4.7添加引腳約束文件
4.8生成編程文件并下載設計
第5章Quartus Prime集成開發環境的HDL設計流程
5.1Quartus Prime集成開發環境的設計流程
5.2設計原理
5.3建立新的設計工程
5.4創建Verilog HDL設計文件
5.5分析和綜合
5.5.1執行分析和綜合過程
5.5.2查看分析和綜合報告
5.5.3查看分析和綜合的網表結構
5.6行為仿真
5.6.1使用波形文件生成測試向量
5.6.2使用Verilog HDL生成測試向量
5.7添加約束條件
5.8設計的適配
5.8.1啟動設計的適配過程
5.8.2查看適配后的報告
5.8.3查看適配后的網表結構
5.9時序分析
5.10設計的裝配
5.11設計的下載
5.12編程器件內的存儲器
第6章Verilog HDL規范
6.1Verilog HDL的發展
6.2Verilog HDL的程序結構
6.2.1模塊的聲明
6.2.2模塊中端口的定義
6.2.3邏輯功能的定義
6.3Verilog HDL的描述方式
6.3.1行為級描述
6.3.2數據流描述
6.3.3結構級描述
6.3.4開關級描述
6.4Verilog HDL的要素
6.4.1注釋
6.4.2間隔符
6.4.3標識符
6.4.4關鍵字
6.4.5系統任務和函數
6.4.6編譯器指令
6.4.7運算符
6.4.8數字
6.4.9字符串
6.4.10屬性
6.5Verilog HDL數據類型
6.5.1值的集合
6.5.2網絡和變量
6.5.3向量
6.5.4強度
6.5.5隱含聲明
6.5.6網絡類型
6.5.7寄存器類型
6.5.8整型、實數型、時間型和實時時間型變量的聲明
6.5.9數組
6.5.10參數
6.5.11Verilog HDL中的名字空間
6.6Verilog HDL中的表達式
6.6.1操作符
6.6.2操作數
6.6.3延遲表達式
6.6.4表達式的位寬
6.6.5有符號表達式
6.6.6分配和截斷
6.7Verilog HDL中的分配
6.7.1連續分配
6.7.2過程分配
6.8Verilog HDL的門級和開關級描述
6.8.1門和開關聲明
6.8.2邏輯門
6.8.3輸出門
6.8.4三態門
6.8.5MOS開關
6.8.6雙向傳輸開關
6.8.7CMOS開關
6.8.8pull門
6.9Verilog HDL用戶自定義原語
6.9.1UDP的定義
6.9.2組合邏輯電路的UDP
6.9.3電平觸發的時序UDP
6.9.4邊沿觸發的時序UDP
6.9.5邊沿和電平觸發的混合行為
6.10Verilog HDL行為級描述語句
6.10.1過程語句
6.10.2過程連續分配
6.10.3條件語句
6.10.4case語句
6.10.5循環語句
6.10.6過程時序控制
6.10.7語句塊
ⅩⅩ6.10.8結構化的過程
6.11Verilog HDL中的任務和函數
6.11.1任務和函數的區別
6.11.2定義和使能任務
6.11.3禁止命名的塊和任務
6.11.4函數的聲明與調用
6.12Verilog HDL層次化結構
6.12.1模塊和模塊例化
6.12.2覆蓋模塊參數值
6.12.3端口
6.12.4生成結構
6.12.5層次化的名字
6.12.6向上名字引用
6.12.7范圍規則
6.13Verilog HDL設計配置
6.13.1配置格式
6.13.2庫
6.13.3配置例子
6.14Verilog HDL指定塊
6.14.1路徑的聲明
6.14.2為路徑分配延遲
6.14.3混合模塊路徑延遲和分布式延遲
6.14.4驅動布線邏輯
6.14.5脈沖過濾行為的控制
6.15Verilog HDL時序檢查
6.15.1使用一個穩定窗口檢查時序
6.15.2時鐘和控制信號的時序檢查
6.15.3邊沿控制標識符
6.15.4提示符:用戶定義對時序沖突的響應
6.15.5使能帶有條件的時序檢查
6.15.6時序檢查中的矢量信號
6.15.7負時序檢查
6.16Verilog HDL SDF逆向注解
6.16.1SDF注解器
6.16.2映射SDF結構到Verilog
6.16.3多個注解
6.16.4多個SDF文件
6.16.5脈沖限制注解
6.16.6SDF到Verilog延遲值映射
6.17Verilog HDL系統任務和函數
6.17.1顯示任務
6.17.2文件I/O任務和函數
6.17.3時間標度任務
6.17.4仿真控制任務
6.17.5隨機分析任務
6.17.6仿真時間函數
6.17.7轉換函數
6.17.8概率分布函數
6.17.9命令行輸入
6.17.10數學函數
6.18Verilog HDL的VCD文件
6.18.1Vivado創建四態VCD文件
6.18.2Verilog源創建四態VCD文件
6.18.3四態VCD文件格式
6.19Verilog HDL編譯器指令
6.19.1`celldefine和`endcelldefine
6.19.2`default_nettype
6.19.3`define和`undef
6.19.4`ifdef、`else、`elsif、`endif、`ifndef
6.19.5`include
6.19.6`resetall
6.19.7`line
6.19.8 `timescale
6.19.9`unconnected_drive和`nounconnected_drive
6.19.10`pragma
6.19.11`begin_keywords和`end_keyword
6.20Verilog HDL(IEEE 1364—2005)關鍵字列表
第7章基本數字邏輯單元的Verilog HDL描述
7.1組合邏輯電路的Verilog HDL描述
7.1.1邏輯門的Verilog HDL描述
7.1.2編碼器的Verilog HDL描述
7.1.3譯碼器的Verilog HDL描述
7.1.4多路選擇器的Verilog HDL描述
7.1.5數字比較器的Verilog HDL描述
7.1.6總線緩沖器的Verilog HDL描述
7.2數據運算操作的Verilog HDL描述
7.2.1加法操作的Verilog HDL描述
7.2.2減法操作的Verilog HDL描述
7.2.3乘法操作的Verilog HDL描述
7.2.4除法操作的Verilog HDL描述
7.2.5算術邏輯單元的Verilog HDL描述
7.3時序邏輯電路的Verilog HDL描述
7.3.1觸發器和鎖存器的Verilog HDL描述
7.3.2計數器的Verilog HDL描述
7.3.3移位寄存器的Verilog HDL描述
7.3.4脈沖寬度調制的Verilog HDL描述
7.4存儲器的Verilog HDL描述
7.4.1ROM的Verilog HDL描述
7.4.2RAM的Verilog HDL描述
7.5有限自動狀態機的Verilog HDL描述
7.5.1FSM的設計原理
7.5.2FSM的應用-序列檢測器的實現
7.5.3FSM的應用-交通燈的實現
7.6算法狀態機的Verilog HDL描述
7.6.1算法狀態機的原理
7.6.2ASM到Verilog HDL的轉換
第8章復雜數字系統的設計與實現
8.1設計所用外設的原理
8.1.1LED的驅動原理
8.1.2開關的驅動原理
8.1.3按鍵的驅動原理
8.1.4七段數碼管的驅動原理
8.1.5VGA顯示器的原理
8.2系統中各個模塊的功能
8.3創建新的設計工程
8.4Verilog HDL復雜數字系統的設計流程
8.4.1創建分頻管驅動模塊1(divclk1.v)
8.4.2創建分頻時鐘模塊2(divclk2.v)
8.4.3創建分頻時鐘模塊3(divclk3.v)
8.4.4創建呼吸流水燈模塊(pwm_led.v)
8.4.5創建七段數碼管驅動模塊(seg7display.v)
8.4.6創建VGA顯示驅動模塊
8.4.7創建頂層模塊(top.v)
8.5添加引腳約束條件
8.6設計的處理與下載
第9章處理器核的原理、設計與進階
9.1簡單處理器核的設計原理
9.2簡單處理器核的設計與實現
9.2.1處理器核的設計
9.2.2處理器核的行為級仿真
9.2.3為處理器核添加引腳約束條件
9.2.4簡單處理器核設計的處理與驗證
9.3由簡單處理器核構成處理器系統
9.4擴展處理器核的設計原理
9.5擴展處理器核的設計與實現
9.6添加七段數碼管控制器模塊
9.7添加狀態寄存器模塊
第10章片上嵌入式系統的構建與實現
10.1片上嵌入式系統的概念
10.1.1Cortex-M的片上系統的優勢
10.1.2不同類型的Arm處理器
10.1.3Arm的DesignStart計劃
10.2AMBA
10.2.1AMBA的特性
10.2.2AMBA的歷史
10.3AHB
10.3.1不同版本的AHB協議
10.3.2AHB信號
10.3.3基本操作
10.3.4最小的AHB系統
10.3.5多個總線主設備的管理
10.3.6地址階段的信號
10.3.7數據階段的信號
10.3.8傳統的仲裁器握手信號
10.3.9獨占訪問操作
10.3.10AHB5 TrustZone支持
10.4APB
10.4.1APB系統的介紹
10.4.2APB信號和連接
10.4.3APB協議v2.0中的其他信號
10.4.4APB上的數據值
10.4.5不同版本APB元件的混合
10.5Cortex-M0處理器的功能和結構
10.5.1Cortex-M0處理器的功能
10.5.2Cortex-M0處理器的結構
10.6Cortex-M0處理器中的寄存器組
10.6.1通用寄存器
10.6.2堆棧指針
10.6.3程序計數器
10.6.4鏈接寄存器
10.6.5程序狀態寄存器
10.6.6中斷屏蔽特殊寄存器
10.6.7特殊寄存器
10.7Cortex-M0處理器中存儲器的空間映射
10.8Cortex-M0處理器中程序的鏡像原理及生成方法
10.9Cortex-M0處理器中的端及其分配
10.10Cortex-M0處理器中的異常及其處理
10.10.1異常的原理
10.10.2異常的優先級
10.10.3向量表
10.10.4異常的類型
10.11Cortex-M0處理器的指令系統
10.11.1Thumb指令集
10.11.2匯編語言的格式
10.11.3寄存器訪問指令-MOVE
10.11.4寄存器訪問指令-LOAD
10.11.5存儲器訪問指令-STORE
10.11.6多數據訪問指令
10.11.7堆棧訪問指令
10.11.8算術運算指令
10.11.9邏輯操作指令
10.11.10移位操作指令
10.11.11逆序操作指令
10.11.12擴展操作指令
10.11.13程序流控制指令
10.11.14存儲器屏障指令
10.11.15異常相關指令
10.11.16休眠相關的指令
10.11.17其他指令
10.12Cortex-M0處理器的低功耗特性
10.12.1低功耗設計的基礎
10.12.2Cortex-M0處理器低功耗特性的概述
10.12.3Cortex-M0處理器的低功耗結構
10.12.4Cortex-M0處理器的休眠模式
10.12.5喚醒中斷控制器
10.12.6降低功耗的其他方法
10.13Cortex-M0 DesignStart架構
10.13.1獲取Eval版本的Cortex-M0
10.13.2Eval版本的Cortex-M0處理器的頂層符號
10.13.3AHB-Lite接口
10.13.4將CORTEXM0DS集成到系統的方法
10.14Keil MDK開發套件的概述
10.14.1下載MDK開發套件
10.14.2安裝 MDK開發套件
10.14.3MDK程序的處理流程
10.15Keil μVision應用程序的開發
10.15.1建立新的軟件設計工程
10.15.2工程的參數設置
10.15.3創建和編譯匯編文件
10.15.4通過調試器對設計進行分析
10.16構建片上嵌入式系統
10.16.1片上嵌入式系統的軟件和硬件設計目標
10.16.2建立新的嵌入式設計工程
10.16.3添加并分析設計文件
10.16.4添加引腳約束條件
10.17設計的處理與驗證
第11章視頻圖像采集和處理系統的原理與實現
11.1圖像傳感器的原理與配置
11.1.1傳感器的結構與功能
11.1.2SCCB功能概述
11.1.3SCCB數據傳輸
11.1.4圖像傳感器的引腳和硬件連接
11.2TFT彩色LCD屏的原理與驅動
11.2.1彩色LCD屏的接口
11.2.2FPGA提供給彩屏的寫控制信號
11.2.3FPGA提供給彩屏的讀控制信號
11.2.4ILI9341讀寫命令/數據格式
11.3捕獲和顯示視頻的原理
11.4視頻圖像采集和處理系統的設計
11.4.1建立新的設計工程
11.4.2創建SCCB驅動時鐘模塊
11.4.3創建SCCB驅動模塊
11.4.4創建攝像頭配置命令模塊
11.4.5創建攝像頭視頻圖像捕獲模塊
11.4.6創建LCD屏配置時鐘驅動模塊
11.4.7創建LCD屏底層驅動模塊
11.4.8創建LCD屏配置命令模塊
11.4.9創建LCD屏配置和圖像輸出選擇模塊
11.4.10創建設計的頂層模塊
11.4.11添加約束條件
11.4.12設計的下載與驗證
第12章數模混合系統的設計
12.1信號采集和處理的實現
12.1.1ADC的概述
12.1.2ADC的架構
12.1.3ADC轉換
12.1.41602字符LCD模塊的原理
12.1.5信號采集、處理和顯示的實現
12.2信號發生器的實現
12.2.1DAC的工作原理
12.2.2系統的實現原理
12.2.3設計的實現
序: