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Intel FPGA權威設計指南:基于Quartus Prime Pro 19集成開發環境

( 簡體 字)
作者:何賓類別:1. -> 電子工程 -> FPGA
譯者:
出版社:電子工業出版社Intel FPGA權威設計指南:基于Quartus Prime Pro 19集成開發環境 3dWoo書號: 52447
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缺書
NT售價: 995

出版日:3/1/2020
頁數:820
光碟數:0
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印刷:黑白印刷語系: ( 簡體 版 )
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(請先登入會員)
ISBN:9787121382444
作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 
(簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證)
作者序:

譯者序:

前言:

推薦序(一)
眾所周知,我們正在進入一個全面科技創新的時代。科技創新驅動并引領著人類社會的發展,從人工智能、自動駕駛、5G,到精準醫療、機器人等,所有這些領域的突破都離不開科技的創新,也離不開計算的創新。從CPU、GPU,到FPGA、ASIC,再到未來的神經擬態計算、量子計算等,英特爾正在全面布局未來端到端的計算創新,以充分釋放數據的價值。中國擁有巨大的市場和引領全球創新的需求,其產業生態的全面性,以及企業創新的實力、活力和速度都令人矚目。英特爾始終放眼長遠,以豐富的生態經驗和廣闊的全球視野,持續推動與中國產業生態的合作共贏。以此為前提,英特爾在2018年建立了英特爾?FPGA中國創新中心,與Dell、海云捷迅等合作伙伴攜手共建AI和FPGA生態,并通過組織智能大賽、產學研對接及培訓認證等方式,發掘優秀團隊,培養專業人才,孵化應用創新,加速智能產業在中國的發展。
英特爾FPGA中國創新中心系列叢書是英特爾?FPGA中國創新中心專為AI和FPGA領域的人才培養和認證而設計編撰的系列叢書,非常高興作為英特爾?FPGA中國創新中心的總經理為叢書寫序。同時也希望該系列叢書能為中國AI與FPGA相關產業的生態建設與人才培養添磚加瓦!

張 瑞
英特爾? FPGA中國創新中心總經理
2020年1月
推薦序(二)
自2003年Altera在中國高校開展大學計劃以來,通過興建聯合實驗室,組織教師培訓,舉行學生創新競賽等方式,將FPGA技術及設計方法帶到了許多高校之中,一批又一批掌握了FPGA技術的畢業生,從學校走向工作崗位,發揮著他們的核心骨干作用。而由Altera大學計劃所帶領的這種校企合作方式,也被越來越多的企業所采用,共同為我們的教育事業,貢獻著自己的一份力量。
Altera于2015年合并進入英特爾,Altera的FPGA產品,也全面與英特爾的優勢資源相結合,廣泛地應用于人工智能、算法加速、5G等新技術之中。而全新的Intel FPGA大學計劃,不僅繼承了之前Altera大學計劃的所有優勢,又充分地利用了英特爾的技術和資源,借助教育部產學研合作這個平臺,與高校在聯合課程開發、師資培訓、學生系統能力培養等方面,繼續展開廣泛且更加深入的合作。
英特爾FPGA中國創新中心系列叢書的計劃,就是在這樣一個背景下醞釀而生的,我們希望借助英特爾的技術資源,聯合Intel FPGA中國創新中心,再借助高校優秀教師多年的教學經驗,共同為廣大師生和對FPGA感興趣的讀者,打造一套全面的、專業的技術書籍,從而讓大家可以盡快掌握和使用FPGA這項前沿技術。
這套英特爾FPGA中國創新中心系列叢書基于最新的Intel FPGA開發工具Quartus Prime軟件,內容專業且全面,除了詳盡的基礎知識,也覆蓋了與FPGA設計相關的時序分析、嵌入式系統、數字信號處理等高階內容,讀者可以根據自身情況選擇閱讀,既可以作為從入門到精通的學習教材,也可以作為學習某些關鍵技術點的參考手冊。
最后要感謝何賓老師為本書做出的辛勤努力,也感謝每一位讀者對Intel FPGA的支持!

袁亞東
英特爾?大學計劃經理
2020年1月于上海
前 言
2015年6月,英特爾(Intel)公司宣布以167億美元的價格收購全球第二大可編程邏輯器件廠商阿爾特拉(Altera)公司。阿爾特拉公司被英特爾收購后,就成為了英特爾可編程方案事業部(Intel FPGA)。投入英特爾懷抱后,原先基于阿爾特拉公司的可編程解決方案水平顯著提高,主要體現在兩個方面:在將原來阿爾特拉公司的Quartus II軟件集成開發環境進化成Quartus Prime集成開發環境后,Quartus Prime集成開發環境的功能和性能有了顯著提高;現場可編程門陣列產品更加豐富,新系列產品的功能和性能也顯著增強。可以預測,借助英特爾公司強大而豐富的生態系統資源,英特爾新的可編程解決方案將在大數據、人工智能,以及云計算等新興熱點領域發揮越來越重要的作用。
眾所周知,賽靈思(Xilinx)公司和阿爾特拉(Altera)公司占據全球90%以上的可編程邏輯器件市場份額,將為全球信息技術的發展注入強大的動力。在和Intel FPGA合作之前,我和賽靈斯(Xilinx)公司有將近20年的合作歷程,曾編寫并出版了多部基于賽靈思可編程解決方案的教材與專著,為賽靈思可編程邏輯技術在中國的普及和推廣做出了貢獻。
2018年年底,通過英特爾大學合作部經理顏歷女士的介紹,有幸結識Intel FPGA大學計劃經理袁亞東先生,他希望我能基于英特爾可編程解決方案編寫一套技術叢書。作為一名教育工作者,我有責任根據自己多年從事FPGA教學和科研工作的經歷并結合英特爾最新的技術資料,將英特爾最新的可編程解決方案系統呈現給廣大從事相關工作的學生、教師和廣大工程技術人員。從2019年年初開始,計劃用大約一年半的時間,我將陸續編寫并出版4本能夠反映英特爾最新可編程技術的圖書。這樣,所編寫和出版的相關圖書就能夠滿足國內大多數從事可編程邏輯器件解決方案讀者的需求,這將進一步滿足可編程邏輯技術在新信息技術領域的應用需求,從而助力中國創新和中國智造。
作為該系列叢書的第一本圖書,全書共11章內容,以Intel新一代Cyclone 10 GX器件和Quartus Prime Pro 19集成開發環境為主線,全面系統地介紹了Cyclone 10 GX FPGA內部架構、Quartus Prime Pro HDL設計流程、Quartus Prime Pro塊設計流程、Quartus Prime Pro定制IP核設計流程、Quartus Prime Pro命令行腳本設計流程、Design Space Explorer II設計流程、Quartus Prime Pro系統調試原理及實現、Quartus Prime Pro時序和物理約束原理及實現、Quartus Prime Pro中HDL高級設計方法、Quartus Prime Pro部分可重配置原理及實現,以及Intel高級綜合工具原理及實現方法。應該說,書中很多內容均是首次以中文圖書的形式對系統進行詳細解讀的。
在本書編寫的過程中,得到Intel FPGA大學計劃經理袁亞東先生的全力支持與指導,Intel FPGA大學計劃李曉嫣女士為本書的編寫也提供了很大幫助,Intel PSG SoC技術專家黃琦先生為本書的編寫提供了技術支持。作為英特爾中國創新中心創始單位之一的北京海云捷迅科技有限公司組織并策劃了該系列叢書的編寫,該公司田亮先生、任德智先生和王曉星女士也對本書的編寫提供了大量的支持和幫助,在此一并表示感謝。電子工業出版社的張迪編輯與作者合作多年,為本套叢書的整體策劃和高質量出版傾注了大量的心血,在此也要向她表示我最衷心的感謝。
由于作者能力和水平有限,書中會有不足之處,懇請廣大讀者予以批評指正。

作 者
2020年1月于北京
內容簡介:

本書以Intel公司的Quartus Prime Pro 19集成開發環境與Intel新一代可編程邏輯器件Cyclone 10 GX為軟件和硬件平臺,系統地介紹了可編程邏輯器件的原理和Quartus Prime Pro集成開發環境的關鍵特性。全書共11章,內容主要包括Intel Cyclone 10 GX FPGA結構詳解、Quartus Prime Pro HDL設計流程、Quartus Prime Pro塊設計流程、Quartus Prime Pro定制IP核設計流程、Quartus Prime Pro命令行腳本設計流程、Design Space Explorer II設計流程、Quartus Prime Pro系統調試原理及實現、Quartus Prime Pro時序和物理約束原理及實現、Quartus Prime Pro中HDL高級設計方法、Quartus Prime Pro部分可重配置原理及實現,以及Intel高級綜合工具原理及實現方法。
目錄:

第 章 Intel Cyclone 10 GX FPGA 結構詳解 1
1.1 邏輯陣列塊和自適應邏輯塊 1
1.1.1 ALM結構和功能 1
1.1.2 LUT的工作模式 2
1.1.3 寄存器和鎖存器 12
1.1.4 LAB的互聯架構 21
1.1.5 分布式存儲器 22
1.2 存儲器塊 32
1.2.1 嵌入式存儲器塊設計指導 32
1.2.2 存儲器塊打包模式 34
1.2.3 地址時鐘使能 35
1.2.4 存儲器塊異步清除 35
1.2.5 存儲器塊糾錯碼 35
1.2.6 使用M20K實現RAM 36
1.3 時鐘網絡和相位鎖相環 40
1.3.1 時鐘網絡類型 40
1.3.2 時鐘資源功能 43
1.3.3 層次化時鐘結構 45
1.3.4 時鐘控制塊 47
1.3.5 時鐘功耗控制 50
1.3.6 相位鎖相環 52
1.4 I/O塊 58
1.4.1 I/O組的排列 59
1.4.2 I/O電氣標準 60
1.4.3 I/O架構和特性 62
1.4.4 可編程的IOE特性 65
1.4.5 片上端接 67
1.4.6 SERDES和DPA 67
1.5 DSP塊 70
1.5.1 DSP塊特性 71
1.5.2 DSP塊資源 71
1.5.3 DSP塊架構 72
1.5.4 DSP塊應用 72
1.6 外部存儲器接口 78
1.6.1 外部存儲器接口特性 79
1.6.2 外部存儲器接口I/O引腳 80
1.6.3 器件封裝支持的存儲器接口 80
1.6.4 外部存儲器接口架構 82
1.7 配置技術 87
1.7.1 AS配置 89
1.7.2 PS配置 94
1.7.3 FPP配置 97
1.7.4 JTAG配置 106
1.7.5 配置流程 108
1.8 電源管理 110
1.8.1 功耗 110
1.8.2 可編程電源技術 110
1.8.3 電源傳感線 111
1.8.4 片上電壓傳感器 111
1.8.5 溫度傳感二極管 112
1.8.6 上電/斷電順序要求 112
第 章 Quartus Prime Pro HDL 設計流程 113
2.1 Quartus Prime Pro及組件的下載、安裝和授權 113
2.1.1 下載Quartus Prime Pro及組件 113
2.1.2 安裝Quartus Prime Pro及組件 117
2.1.3 授權Quartus Prime Pro及組件 118
2.2 Quartus Prime Pro功能和特性 121
2.3 Quartus Prime Pro設計流程 122
2.3.1 處理流程框架 122
2.3.2 增量優化的概念 125
2.3.3 超感知設計流程 125
2.4 建立新的設計工程 128
2.5 添加新的設計文件 134
2.6 設計的分析和綜合處理 137
2.6.1 分析和綜合的概念 137
2.6.2 分析和綜合的屬性選項 140
2.6.3 分析和綜合的實現 147
2.6.4 查看分析和綜合的結果 149
2.7 設計的行為級仿真 155
2.7.1 使用Verilog HDL生成測試向量的仿真 155
2.7.2 使用波形文件生成測試向量的仿真 161
2.8 設計的約束 165
2.8.1 通過GUI指定約束的方法 165
2.8.2 使用Tcl腳本約束設計的方法 166
2.8.3 在Assignment Editor中添加約束條件 172
2.8.4 在Pin Planner中添加約束條件 174
2.8.5 I/O分配分析 178
2.8.6 添加簡單的時序約束條件 180
2.9 設計的適配 184
2.9.1 適配器設置選項 184
2.9.2 適配的實現 189
2.9.3 查看適配后的結果 190
2.10 查看時序分析結果 196
2.10.1 時序分析的基本概念 196
2.10.2 時序路徑和時鐘分析 197
2.10.3 時鐘建立分析 200
2.10.4 時鐘保持分析 201
2.10.5 恢復和去除分析 202
2.10.6 多周期路徑分析 203
2.10.7 亞穩態分析 206
2.10.8 時序悲觀 207
2.10.9 時鐘作為數據分析 208
2.10.10 多角時序分析 209
2.10.11 時序分析的實現 210
2.11 功耗分析原理和實現 217
2.11.1 功耗分析器輸入 218
2.11.2 功耗分析器設置 220
2.11.3 節點和實體分配 222
2.11.4 執行功耗分析 223
2.12 生成編程文件 226
2.12.1 裝配器選項屬性設置 226
2.12.2 可編程文件類型 232
2.12.3 運行裝配器工具 232
2.12.4 生成PROM文件 233
2.13 下載設計 239
2.13.1 下載設計到FPGA 239
2.13.2 編程串行Flash存儲器 241
第 章 Quartus Prime Pro 塊設計流程 243
3.1 基于塊的設計介紹 243
3.1.1 與塊設計有關的術語 243
3.1.2 設計塊重用介紹 244
3.1.3 基于塊的增量編譯介紹 246
3.2 設計方法學介紹 247
3.2.1 自頂向下設計方法學介紹 247
3.2.2 自底向上設計方法學介紹 247
3.2.3 基于團隊的設計方法學介紹 248
3.3 設計分區 249
3.3.1 為外圍IP、時鐘和PLL規劃分區 250
3.3.2 設計分區指導 251
3.3.3 保留和重用分區快照 251
3.3.4 創建設計分區 252
3.4 設計分區重用流程 255
3.4.1 重用核心分區 256
3.4.2 重用根分區 263
3.4.3 保留核心實體重新綁定 269
3.5 增量塊設計流程 270
3.5.1 增量的時序收斂 270
3.5.2 設計抽象及實現 272
3.5.3 空分區時鐘源保留 273
3.6 設計塊重用和基于塊增量編譯的組合 273
3.7 建立基于團隊的設計 274
3.7.1 為基于團隊的設計創建一個頂層工程 274
3.7.2 為工程集成準備一個設計分區 277
3.8 自底向上的設計考慮 278
第 章 Quartus Prime Pro定制IP 核設計流程 279
4.1 Platform Designer工具功能介紹 279
4.1.1 Platform Designer支持的接口 279
4.1.2 元件結構 280
4.1.3 元件文件組織 281
4.1.4 元件版本 281
4.1.5 IP元件的設計周期 281
4.2 調用Platform Designer工具 282
4.3 創建定制元件IP核 285
4.3.1 指定IP元件類型 285
4.3.2 創建/指定用于綜合和仿真的HDL文件 286
4.4 創建通用元件IP核 298
4.5 對定制元件IP核進行驗證 309
4.6 對通用元件IP核進行驗證 310
4.6.1 添加頂層原理圖文件 310
4.6.2 修改user_define.v文件 312
4.6.3 添加generic_component_0.v文件 314
4.7 IP核生成輸出(Quartus Prime Pro版本) 315
第 章 Quartus Prime Pro命令行腳本設計流程 317
5.1 工具命令語言 317
5.2 Quartus Prime Tcl包 317
5.3 Quartus Prime Tcl API Help 319
5.3.1 命令行選項 321
5.3.2 Quartus Prime Tcl控制臺窗口 323
5.4 端到端的設計流程 323
5.4.1 建立新的設計工程 325
5.4.2 添加新的設計文件 325
5.4.3 添加設計約束條件 326
5.4.4 設計綜合 329
5.4.5 設計適配 330
5.4.6 設計裝配(生成編程文件) 331
5.4.7 報告 331
5.4.8 時序分析 333
5.5 自動腳本執行 335
5.5.1 執行例子 336
5.5.2 控制處理 336
5.5.3 顯示消息 337
5.6 其他腳本 337
5.6.1 自然總線命名 337
5.6.2 短選項名字 337
5.6.3 集合命令 337
5.6.4 Node Finder命令 339
5.6.5 get_names命令 354
5.6.6 post_message命令 356
5.6.7 訪問命令行參數 356
5.6.8 quartus() Array 358
5.7 tclsh shell 359
5.8 Tcl腳本基礎知識 359
5.8.1 Intel FPGA COOL的例子 359
5.8.2 變量 359
5.8.3 替換 360
5.8.4 算術 360
5.8.5 列表 361
5.8.6 數組 361
5.8.7 控制結構 362
5.8.8 過程(子程序或函數) 363
5.8.9 文件I/O 363
第 章 Design Space Explorer II 設計流程 365
6.1 啟動DSE II工具 365
6.2 DSE II工具介紹 366
6.2.1 Project頁面 366
6.2.2 Setup頁面 367
6.2.3 Exploration頁面 369
6.2.4 Status頁面 373
6.3 在本地計算機上探索不同的實現策略 373
6.4 在遠程計算機上探索不同的實現策略 377
6.4.1 創建一個Azure賬戶 378
6.4.2 下載PuTTY相關工具 378
6.4.3 選擇Intel FPGA工具 379
6.4.4 創建和配置虛擬機 380
6.4.5 配置和啟動PuTTY工具 388
6.4.6 捕獲虛擬機上的GUI界面 391
6.4.7 打開Quartus Prime軟件 393
6.4.8 終止虛擬機 395
6.4.9 持久存儲和數據傳輸 396
6.4.10 搭建和配置許可證服務器 397
6.4.11 連接到許可證服務器 406
6.4.12 在虛擬機上運行DSE II 407
第 章 Quartus Prime Pro系統調試原理及實現 411
7.1 系統調試工具概述 411
7.1.1 系統調試工具組合 411
7.1.2 用于監視RTL節點的工具 414
7.1.3 具有激勵功能的工具 416
7.1.4 Virtual JTAG Interface Intel FPGA IP核 417
7.1.5 系統級調試結構 417
7.1.6 SLD JTAG橋 418
7.1.7 部分重配置設計調試 422
7.2 使用Signal Tap邏輯分析儀的設計調試 422
7.2.1 軟件和硬件要求 423
7.2.2 Signal Tap邏輯分析儀的特性和優點 423
7.2.3 Signal Tap邏輯分析儀任務流程概述 424
7.2.4 創建新的調試工程 426
7.2.5 添加FIFO IP核 427
7.2.6 添加頂層設計文件 430
7.2.7 配置Signal Tap邏輯分析儀 432
7.2.8 編譯設計 463
7.2.9 編程目標器件或器件 467
7.2.10 運行邏輯分析儀 468
7.2.11 查看、分析和使用捕獲的數據 472
7.3 使用Signal Probe的快速設計驗證 474
7.4 使用外部邏輯分析儀的系統內調試 477
7.4.1 選擇邏輯分析儀 477
7.4.2 為邏輯分析儀接口定義參數 479
7.4.3 將LAI文件引腳映射到可用的I/O引腳 480
7.4.4 將內部信號映射到LAI組 480
7.4.5 編譯Quartus Prime工程 481
7.4.6 使用LAI編程Intel支持的器件 482
7.4.7 運行時控制活動的組 482
7.5 系統內修改存儲器和常量 482
7.5.1 用系統內存儲器內容編輯器調試設計 483
7.5.2 使能運行時修改設計中的實例 483
7.5.3 用系統內存儲器內容編輯器編程器件 484
7.5.4 將存儲器實例加載到ISMCE 485
7.5.5 監視存儲器中的位置 485
7.5.6 使用“Hex Editor”窗口編輯存儲器內容 486
7.5.7 導入和導出存儲器文件 487
7.6 使用系統內源和探針的設計調試 488
7.6.1 系統內源和探針的設計流程概述 489
7.6.2 例化In-System Sources & Probes IP核 490
7.6.3 編譯設計 492
7.6.4 運行系統內源和探針編輯器 492
7.6.5 用JTAG Chain Configuration編程器件 493
7.6.6 “Instance Manager:”窗口 494
7.6.7 In-System Sources and Probes Editor主界面 494
7.6.8 In-System Sources and Probes Editor的Tcl命令 495
第 章 Quartus Prime Pro時序和物理約束原理及實現 497
8.1 SDC文件的高級特性 497
8.1.1 使用實體綁定的SDC文件 497
8.1.2 實體綁定的約束范圍 498
8.1.3 實體綁定的約束實例 498
8.2 創建時鐘和時鐘約束 500
8.2.1 基本時鐘 500
8.2.2 虛擬時鐘 501
8.2.3 生成時鐘 502
8.2.4 推導PLL時鐘 507
8.2.5 創建時鐘組 509
8.2.6 時鐘效應特性 512
8.3 創建I/O約束 515
8.3.1 設置輸入延遲(set_input_delay) 515
8.3.2 設置輸出延遲(set_output_delay) 516
8.4 創建偏移和延遲約束 516
8.4.1 高級I/O時序和板布線模型延遲 516
8.4.2 設置最大偏移(set_max_skew) 517
8.4.3 設置網絡延遲(set_net_delay) 521
8.4.4 創建時序例外(異常) 523
8.4.5 多周期例外的實例 531
8.4.6 延遲注解 550
8.4.7 約束設計分區端口 550
8.5 使用適配器過約束 551
8.6 接口規劃工具原理及應用 552
8.6.1 接口規劃概述 553
8.6.2 建立新的設計工程 554
8.6.3 添加并配置外部存儲器接口IP核 555
8.6.4 添加Avalon MMM BFM IP核 563
8.6.5 在頂層文件中例化IP核 565
8.6.6 初始化Interface Planner 567
8.6.7 用工程分配更新計劃 568
8.6.8 規劃外圍布局 568
8.6.9 報告布局數據 573
8.6.10 驗證和導出規劃約束 574
第 章 Quartus Prime Pro中HDL 高級設計方法 576
9.1 綜合支持的HDL語言 576
9.1.1 Verilog和SystemVerilog綜合支持 576
9.1.2 VHDL綜合支持 580
9.2 HDL支持的綜合屬性和命令 581
9.2.1 Verilog HDL綜合屬性和命令 581
9.2.2 VHDL綜合屬性和命令 597
9.3 底層原語的使用 614
9.3.1 底層I/O原語 616
9.3.2 底層邏輯原語 621
第 章 Quartus Prime Pro部分可重配置原理及實現 628
10.1 部分可重配置基本概念 628
10.1.1 部分可重配置術語 629
10.1.2 部分可重配置過程序列 629
10.1.3 內部主設備部分可重配置 630
10.1.4 外部主設備部分可重配置 632
10.1.5 部分可重配置設計注意事項 632
10.2 部分可重配置基本流程的實現 633
10.2.1 建立新的設計工程 634
10.2.2 添加設計文件 634
10.2.3 創建設計分區 637
10.2.4 為PR分區分配布局和布線區域 639
10.2.5 添加部分可重配置控制器IP核 642
10.2.6 定義角色 644
10.2.7 創建修訂版 645
10.2.8 編譯基本修訂版本 647
10.2.9 準備PR實現修訂版 648
10.2.10 編程器件 650
10.3 層次化部分可重配置流程的實現 652
10.3.1 建立新的設計工程 652
10.3.2 添加設計文件 653
10.3.3 創建設計分區 655
10.3.4 為PR分區分配布局和布線區域 658
10.3.5 添加部分可重配置控制器IP核 660
10.3.6 定義角色 662
10.3.7 創建修訂版 663
10.3.8 編譯基本修訂版本 666
10.3.9 為父PR分區準備PR實現修訂版 667
10.3.10 為子PR分區準備PR實現修訂版 669
10.3.11 編程器件 672
第 章 Intel高級綜合工具原理及實現方法 673
11.1 高級綜合工具概論 673
11.1.1 高級綜合工具的優勢 673
11.1.2 高級綜合工具運行要求 675
11.1.3 高級綜合工具的簡要流程 675
11.1.4 HLS與OpenCL 676
11.1.5 高級綜合工具編譯器細節 676
11.2 高級綜合工具基本流程的實現 680
11.2.1 構建C++模型和測試平臺 680
11.2.2 C和C++庫 685
11.2.3 設置高級綜合編譯器 690
11.2.4 運行高級綜合編譯器 692
11.2.5 查看高級設計報告 694
11.2.6 查看元件RTL仿真波形 700
11.3 任意精度數據類型及優化 702
11.3.1 元件中聲明ac_int數據類型 703
11.3.2 調試ac_int數據類型的使用 703
11.3.3 元件中聲明ac_fixed數據類型 704
11.3.4 浮點編譯優化 707
11.4 元件接口 712
11.4.1 元件調用接口 712
11.4.2 Avalon流接口 715
11.4.3 Avalon存儲器映射的主接口 721
11.4.4 Avlaon存儲器映射的從接口 725
11.4.5 元件調用接口參數 731
11.4.6 不穩定和穩定元件參數 734
11.4.7 全局變量 736
11.4.8 元件接口的結構體 736
11.4.9 復位行為 736
11.5 元件中的本地變量(存儲器屬性) 737
11.5.1 編譯器元件存儲器屬性 737
11.5.2 靜態變量 761
11.6 元件中的循環 762
11.6.1 循環啟動間隔(ii編譯指示) 764
11.6.2 循環攜帶的依賴性(ivdep編譯指示) 765
11.6.3 循環合并(loop_coalesce編譯指示) 768
11.6.4 循環展開(unroll編譯指示) 770
11.6.5 循環并發(max_concurrency編譯指示) 773
11.7 元件并發性 773
11.7.1 存儲空間或I/O的串行等效 774
11.7.2 并行性控制 774
附錄A C10-EDP-1硬件開發平臺原理圖 775
附錄B USB-Blaster下載器驅動故障排除方法 790
序: