FPGA現代數字系統設計——基于Xilinx可編程邏輯器件與Vivado平臺 ( 簡體 字) |
| 作者：孟憲元、錢偉康 | 類別：1. -> 電子工程 -> FPGA |
| 譯者： |
| 出版社：清華大學出版社 |  3dWoo書號： 50856
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NT售價： 395 元 |
| 出版日：4/1/2019 |
| 頁數：500 |
| 光碟數：0 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787302499138 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：由Xilinx公司發明的FPGA技術，按照摩爾定律已經歷了30多年的發展歷程，它的可編程特性使其成為電子產品設計和驗證不可或缺的手段，在數字信號處理(DSP)系統和嵌入式系統等設計領域也得到日益廣泛的應用。為了適應迅速發展的技術進步，培養出符合新時代要求的合格人才，近年來大學教育利用FPGA的可編程特性進行了廣泛的探索，也取得了令人矚目的成果，例如得到教育部認可的口袋實驗板，以及貫穿式教育和工程實訓等教改措施。
根據近期在多個大學進行數字系統和嵌入式系統工程實訓的經歷，結合國家對新型人才培養的要求，以及根據讀者對利用FPGA設計現代數字系統的需求，選取目前流行的FPGA器件、設計工具和設計語言編寫了此書。本書選用Xilinx公司7系列全可編程FPGA和SoC，2017x最新版本的Vivado設計工具，以及在許多大學得到廣泛應用的依元素公司開發的EGO1開發板，作為學生的口袋實驗板隨身攜帶，不僅可以使設計項目在FPGA硬件上運行，也可以通過實驗驗證、理解和運用所學知識。
Verilog HDL是設計者們喜愛的語言，與VHDL相比，更節省代碼，更接近C語言，適合有C語言基礎的讀者學習，因此被業界廣泛使用，也為本書所采用。
全書共8章。
第1章介紹現代數字系統設計概論，包括現代數字系統層次化的設計概念、多種描述方法和IP、SoC概念。本章使初學者對現代數字系統設計有一個整體的認識。
第2章介紹歷代FPGA器件的結構特點、硬件資源和配置方法，為進一步的設計和優化奠定必要的器件基礎。
第3章介紹Verilog HDL的基本語法和設計實例，是全書的設計語言基礎教程。
第4章介紹Vivado工具編程、仿真、綜合和實現的設計流程，以及測試診斷工具和IP集成工具等。
第5章是比較深入的高級設計與綜合技術，包括Verilog HDL的編程風格、綜合優化、同步設計、高級綜合與系統綜合。本章是完成較復雜數字系統設計的重要設計知識與設計技巧。
第6章介紹在FPGA內實現DSP的方法，在FPGA內建DSP是現代DSP技術的最重要的發展方向。本章介紹在FPGA構建DSP的基本方法和System Generator設計工具，給出使用System Generator設計工具設計FIR數字濾波器的完整設計過程。
第7章介紹Zynq嵌入式系統設計技術，包括Zynq嵌入式處理器結構、AXI4總線，利用IP模塊在Vivado構建硬件，在SDK中編寫軟件，協同開發流程。
第8章給出三個綜合設計實例。
為了方便讀者，本書編寫了Verilog HDL手冊、EGO1開發板資料和參考文獻供查閱。
本書保留原書如下三個特點：
一是內容完整，包含設計理論、器件知識、設計語言、基本設計工具，還包括高級設計與綜合技術、FPGA內構建DSP的設計方法、SOPC設計方法和綜合設計實例。為初學者提供了完整的學習內容和豐富的參考資料。
二是注重讀者的認識規律，由淺入深，循序漸進，既有深入的內容，又使初學者能很快入門； 既有數字技術的理論知識，又有指導實踐的實驗實例。
三是書中涉及的所有程序均已經過調試，在教學過程中可以放心地使用和驗證。
當然，現代數字系統設計涉及很廣泛和深入的知識，不可能在一門課程中全部解決。我們希望能幫助初學者盡快入門，但更深入的研究和專門的設計知識需要在后續課程和設計實踐中不斷積累和完善。現代數字系統設計對理論和實踐的綜合要求都是比較高的，建議使用本教材的老師在介紹基本的設計基礎后，盡量安排學生通過實驗來發現和解決更多的問題，以提高實踐能力。
本書是采用Vivado 2017版本的FPGA教材。選用本書作為教材的高校教師可以到網站獲取實驗的詳細資料及演示資料（需獲準）。
本書由孟憲元和錢偉康教授共同完成編寫和審稿。
由于FPGA技術發展迅速，設計工具的版本每年都有若干次更新，作者水平有限，編寫時間倉促，書中的疏漏之處請讀者予以指正。
感謝清華大學出版社對本書的出版給予的關心和支持！
孟憲元
2019年2月 |
內容簡介：本書是以Xilinx公司全可編程FPGA和SoC為基礎，針對最新的設計工具軟件——Vivado介紹FPGA設計理論與設計方法。
全書分為8章，包括現代數字系統設計技術概論、可編程邏輯器件、Verilog HDL硬件描述語言、Vivado設計流程、數字系統的設計與綜合、基于FPGA的DSP系統設計、Zynq嵌入式系統設計技術和EGO1綜合性設計項目舉例。各章都安排了針對性強的已驗證過的設計實例，并附有Verilog HDL手冊、EGO1開發板資料，供師生在教學中選用。
本書可作為高等院校電子、通信、自動化、計算機等專業本科教學參考書，也可作為信息類專業研究生和數字系統設計人員的參考書。 |
目錄：第1章現代數字系統設計概論
1.1概述
1.2數字系統的層次化結構
1.2.1開關電路級的基礎——CMOS反相器
1.2.2邏輯級的門電路
1.2.3寄存器傳輸級的有限狀態機
1.2.4數字系統的系統級構成
1.2.5復雜系統的算法級設計
1.3數字系統設計的描述方法
1.3.1原理圖設計
1.3.2程序設計法
1.3.3IP模塊的使用
1.3.4基于模型的設計技術
1.3.5高層次綜合——HLS設計
1.3.6腳本設計技術
1.4IP技術
1.4.1IP知識產權模塊
1.4.2IP模塊的種類與應用
1.4.3片上系統和IP核復用
1.5全可編程FPGA/SoC實現智能化系統
1.5.1軟件智能化和硬件最佳化
1.5.2在線可重構技術
1.5.3可重配置加速堆棧
本章小結
習題
第2章可編程邏輯器件
2.1概述
2.1.1可編程邏輯器件概述
2.1.2可編程邏輯器件分類
2.2CPLD的結構和工作原理
2.2.1簡單可編程邏輯器件原理
2.2.2CPLD的結構和工作原理
2.3FPGA的結構和工作原理
2.3.1SRAM拟查找表類型
2.3.2反熔絲多路開關類型
2.4邏輯級FPGA的結構和工作原理
2.4.1可編程邏輯
2.4.2可編程互連線
2.4.3可編程I/O
2.5系統級FPGA的結構和工作原理
2.5.1片上存儲器及接口
2.5.2數字時鐘管理
2.5.3時鐘資源
2.5.4系統級I/O
2.6平臺級FPGA的結構和工作原理
2.6.1DSP模塊
2.6.2高速串行接口
2.7全可編程FPGA的特性和結構
2.7.1采用統一的7系列架構
2.7.2高性能和低功耗結合的工藝
2.8ASIC架構的UltraScale系列
2.8.1UltraScale架構
2.8.2SSI互連技術
2.9FPGA的配置
2.9.1編程原理簡介
2.9.2編程模式
2.9.3典型的配置電路
2.9.4編程流程
2.9.5部分重配置
本章小結
習題
第3章Verilog硬件描述語言
3.1硬件描述語言概述
3.1.1硬件描述語言特點
3.1.2層次化設計
3.2VerilogHDL程序的基本結構
3.2.1模塊結構分析
3.2.2模塊的實例化
3.3VerilogHDL詞法、數據類型和運算符
3.3.1詞法約定
3.3.2數據類型
3.3.3運算符
3.4VerilogHDL行為語句
3.4.1賦值語句
3.4.2順序塊和并行塊語句
3.4.3結構說明語句
3.4.4條件語句
3.4.5循環語句
3.4.6系統任務和系統函數
3.4.7編譯預處理命令
3.4.8VerilogHDL可綜合設計
3.5VerilogHDL設計舉例
3.5.1組合電路設計
3.5.2時序電路設計
3.5.3數字系統設計
3.5.4數碼管掃描顯示電路
3.5.5LED通用異步收發電路設計
3.6Testbench文件與設計
本章小結
習題
第4章Vivado設計工具
4.1Vivado工具概述
4.1.1單一的、共享的、可擴展的數據模型
4.1.2標準化XDC約束文件——SDC
4.1.3多維度分析布局器
4.1.4IP封裝器、集成器和目錄
4.1.5VivadoHLS
4.1.6其他特性
4.1.7TCL特性
4.1.8Vivado按鍵流程執行設計項目
4.2Vivado設計流程
4.2.1創建工程
4.2.2功能仿真
4.2.3RTL級分析
4.2.4綜合設計
4.2.5分配引腳和時序
4.2.6設計實現
4.2.7生成bit文件
4.2.8下載
4.3產生IP集成器子系統設計
4.3.1產生IP集成器模塊設計
4.3.2定制IP
4.3.3完成子系統設計
4.3.4產生IP輸出產品
4.3.5例示IP到設計中
4.4硬件診斷
4.4.1設計診斷概述
4.4.2Vivado邏輯診斷IP核
4.4.3HDL例示法添加ILA核
4.4.4系統內診斷uart_led設計
4.4.5網表插入法添加診斷核
4.4.6添加VIO診斷核
本章小結
習題
第5章數字系統的高級設計與綜合
5.1Verilog編程風格
5.1.1邏輯推理
5.1.2陷阱
5.1.3設計組織
5.1.4針對XilinxFPGA的HDL編碼
5.2綜合優化
5.2.1速度與面積
5.2.2資源共享
5.2.3流水線、重新定時和寄存器平衡
5.2.4有限狀態機編譯
5.3數字系統的同步設計
5.3.1同步設計基本原理
5.3.2建立和保持時間
5.3.3時序例外約束
5.3.4同步設計中的異步問題
5.4數字系統的綜合
5.4.1數字系統綜合概述
5.4.2系統級綜合
5.4.3高級綜合
5.4.4寄存器傳輸級綜合
5.4.5邏輯級綜合
本章小結
習題
第6章FPGADSP系統設計
6.1DSP基礎
6.1.1DSP的基本概念
6.1.2FPGA實現DSP的特點
6.2DSP硬核的結構與使用
6.2.1輸入和輸出端口
6.2.2DSP48E1模塊的操作
6.2.3輸入端口邏輯電路
6.2.4輸出端口邏輯
6.3FPGA設計DSP技術
6.3.1浮點數與定點數的表示與轉換
6.3.2采樣周期的設置
6.3.3SystemGenerator模塊
6.3.4BlackBox模塊
6.3.5ModelSim模塊
6.3.6GatewayIn模塊和GatewayOut模塊
6.3.7Concat模塊、Convert模塊、Reinterpret模塊和Slice模塊
6.3.8模塊通用屬性
6.4DSP48實現MAC
6.4.1利用XilinxBlockset設計12×8MAC
6.4.2利用Simulink仿真12×8MAC
6.4.3利用SystemGeneratorBlock產生代碼
6.4.4實現12×8MAC設計
6.4.5硬件協同仿真校驗設計
6.5設計FIR濾波器
6.5.1產生FIR濾波器的系數
6.5.2輸入FIR濾波器系數
6.5.3在Simulink中仿真FIR濾波器
6.5.4實現FIR濾波器
6.5.5連接演示板，通過Simulink仿真設計
6.6設計MACFIR濾波器
6.6.1分析系數
6.6.2添加控制邏輯并參數化
6.6.3添加雙口RAM
6.6.4在數據端口添加填充位和去填充位
6.6.5完成MACFIR設計
6.6.6用各種信源測試設計
6.6.7執行硬件在環路校驗
6.7VivadoHLS
6.7.1高級綜合的調度和裝配
6.7.2數據通道+控制器架構
6.7.3理解VivadoHLS
6.7.4高級綜合的優化方法
本章小結
習題
第7章嵌入式系統Zynq設計
7.1Zynq概述
7.2Zynq設計入門
7.2.1Vivado工程創建
7.2.2由Vivado創建Zynq嵌入式系統
7.2.3SDK應用程序編寫
7.3Zynq嵌入式系統調試方法
7.3.1Vivado硬件調試
7.3.2使用SDK進行Zynq調試
7.4調試Linux應用
7.4.1產生SDK軟件工作空間
7.4.2啟動超級終端
7.4.3添加和診斷軟件應用
本章小結
習題
第8章綜合設計實例
8.1實例一：基于VGA接口的設計實例
8.1.1設計任務
8.1.2原理分析與系統方案
8.2實例二：PS/2鍵盤編解碼演示系統
8.2.1設計任務
8.2.2原理分析與系統方案
8.2.3設計實現
8.3實例三：實現SOPC系統
8.3.1設計任務和方案
8.3.2實驗步驟
8.3.3實驗調試設備
本章小結
習題
附錄AEGO1用戶手冊
附錄BVerilogHDL(IEEE1364拟2001)關鍵詞表及說明
參考文獻 |
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