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PLD在電子電路設計中的應用 ( 簡體 字) |
| 作者：江國強 | 類別：1. -> 電子工程 -> 電路設計 -> 其它 |
| 譯者： |
| 出版社：清華大學出版社 |  3dWoo書號： 6959
詢問書籍請說出此書號！【缺書】
【不接受訂購】 |
| 出版日：4/1/2007 |
| 頁數：314 |
| 光碟數：0 |
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站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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【不接受訂購】 | | ISBN：9787302147756 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
| 前言： |
內容簡介：本書分為7章，包括PLD技術概述、可編程邏輯器件、Quartus II軟件操作基礎、VHDL、Verilog HDL 、基于PLD的DSP開發技術和PLD在電子電路設計中的應用。另外在附錄A、附錄B和附錄C中，分別介紹Altera DE2開發板使用方法、偉福EDA6000實驗開發系統和康芯GW48 EDA系統的使用。每章還附有思考題和習題。
本書面向實際、內容豐富、圖文并茂、通俗易懂，可作為高等工科院校高年級學生的教材和學習參考資料，亦可作為電子設計競賽的賽前輔導用書。 |
目錄：第1章 PLD技術概述 1
1.1 PLD發展簡史 1
1.2 PLD設計流程 2
1.2.1 設計準備 3
1.2.2 設計輸入 3
1.2.3 設計處理 4
1.2.4 設計校驗 5
1.2.5 器件編程 5
1.2.6 器件測試和設計驗證 6
1.3 硬件描述語言 6
1.3.1 VHDL 6
1.3.2 Verilog HDL 7
1.4 常用EDA工具 8
1.4.1 設計輸入編輯器 8
1.4.2 仿真器 8
1.4.3 HDL綜合器 9
1.4.4 適配器（布局布線器） 9
1.4.5 下載器（編程器） 9
本章小結 10
思考題和習題 10
第2章 可編程邏輯器件 11
2.1 PLD的基本原理 11
2.1.1 PLD的分類 11
2.1.2 陣列型PLD 14
2.1.3 現場可編程門陣列FPGA 18
2.1.4 基于查找表（LUT）的結構 20
2.2 PLD的設計技術 23
2.2.1 PLD的設計方法 24
2.2.2 在系統可編程技術 24
2.2.3 邊界掃描技術 27
2.3 PLD的編程與配置 28
2.3.1 CPLD的ISP方式編程 29
2.3.2 使用PC機的并口配置FPGA 30
本章小結 31
思考題和習題 32
第3章 QUARTUS II軟件操作基礎 33
3.1 Quartus II軟件的安裝 33
3.2 Quartus II軟件的主界面 37
3.3 Quartus II的圖形編輯輸入法 38
3.3.1 編輯輸入圖形設計文件 39
3.3.2 編譯設計文件 43
3.3.3 仿真設計文件 44
3.3.4 編程下載設計文件 48
3.4 MAX+PLUS II設計項目的轉換 54
3.5 Quartus II宏功能模塊的使用方法 54
3.5.1 設計原理 55
3.5.2 編輯輸入頂層設計文件 55
3.5.3 仿真頂層設計文件 63
3.5.4 硬件驗證與測試 63
3.5.5 圖形文件的轉換 65
3.6 嵌入式鎖相環宏功能模塊的使用方法 66
3.7 設計優化 71
3.7.1 面積與速度的優化 71
3.7.2 時序約束與選項設置 72
3.7.3 Fitter設置 73
3.8 Quartus II的RTL閱讀器 74
本章小結 75
思考題和習題 76
第4章 VHDL 77
4.1 VHDL設計實體的基本結構 77
4.1.1 庫、程序包 78
4.1.2 實體 78
4.1.3 結構體 79
4.1.4 配置 80
4.1.5 基本邏輯器件的VHDL描述 80
4.2 VHDL語言要素 84
4.2.1 VHDL文字規則 84
4.2.2 VHDL數據對象 86
4.2.3 VHDL數據類型 88
4.2.4 VHDL的預定義數據類型 88
4.2.5 IEEE預定義的標準邏輯位和矢量 90
4.2.6 用戶自定義數據類型方式 91
4.2.7 VHDL操作符 91
4.2.8 VHDL的屬性 94
4.3 VHDL的順序語句 96
4.3.1 賦值語句 96
4.3.2 流程控制語句 97
4.3.3 WAIT（等待）語句 104
4.3.4 ASSERT（斷言）語句 105
4.3.5 NULL（空操作）語句 105
4.4 并行語句 106
4.4.1 PROCESS（進程）語句 107
4.4.2 塊語句 108
4.4.3 并行信號賦值語句 109
4.4.4 子程序和并行過程調用語句 111
4.4.5 元件例化（COMPONENT）語句 114
4.4.6 生成語句 116
4.5 VHDL的庫和程序包 119
4.5.1 VHDL庫 119
4.5.2 VHDL程序包 119
4.6 VHDL設計流程 121
4.6.1 編輯VHDL源程序 121
4.6.2 設計8位計數顯示譯碼電路頂層文件 124
4.6.3 編譯頂層設計文件 125
4.6.4 仿真頂層設計文件 126
4.6.5 下載頂層設計文件 126
本章小結 126
思考題和習題 126
第5章 Verilog HDL 129
5.1 Verilog HDL設計模塊的基本結構 129
5.1.1 模塊端口定義 129
5.1.2 模塊內容 130
5.2 Verilog HDL的詞法 132
5.2.1 空白符和注釋 132
5.2.2 常數 133
5.2.3 字符串 133
5.2.4 標識符 133
5.2.5 關鍵字 134
5.2.6 操作符 135
5.2.7 Verilog HDL數據對象 138
5.3 Verilog HDL的語句 140
5.3.1 賦值語句 140
5.3.2 條件語句 142
5.3.3 循環語句 145
5.3.4 結構聲明語句 147
5.3.5 語句的順序執行與并行執行 150
5.4 不同抽象級別的Verilog HDL模型 153
5.4.1 Verilog HDL門級描述 153
5.4.2 Verilog HDL的行為級描述 154
5.4.3 用結構描述實現電路系統設計 156
5.5 Verilog HDL設計流程 159
5.5.1 編輯Verilog HDL源程序 159
5.5.2 設計BCD數加法器電路頂層文件 161
5.5.3 編譯頂層設計文件 162
5.5.4 仿真頂層設計文件 162
5.5.5 下載頂層設計文件 163
本章小結 163
思考題和習題 163
第6章 基于PLD的DSP開發技術 166
6.1 基于Matlab/DSP Builder的DSP模塊設計 166
6.1.1 設計原理 166
6.1.2 建立MATLAB設計模型 167
6.1.3 Matlab模型仿真 173
6.1.4 SignalCompiler使用方法 175
6.1.5 使用ModelSim進行RTL級仿真 181
6.1.6 使用Quartus II實現時序仿真 182
6.1.7 硬件實現與測試 183
6.2 DSP Builder的層次設計 185
6.3 DSP Builder設計實例 186
6.3.1 基于DSP Builder的16階FIR濾波器設計 186
6.3.2 基于DSP Builder的數字調制系統設計 189
本章小結 194
思考題和習題 195
第7章 PLD的應用 196
7.1 PLD在組合邏輯電路設計中的應用 196
7.1.1 運算電路設計 196
7.1.2 編碼器設計 197
7.1.3 譯碼器設計 200
7.1.4 數據選擇器設計 202
7.1.5 數據比較器設計 204
7.1.6 ROM的設計 205
7.2 時序邏輯電路設計應用 208
7.2.1 觸發器設計 208
7.2.2 鎖存器設計 210
7.2.3 移位寄存器設計 212
7.2.4 計數器設計 214
7.3 PLD綜合應用 216
7.3.1 8位十進制頻率計設計 217
7.3.2 數字相關器的設計 223
7.3.3 HDB3碼編碼器與解碼器的設計 225
7.3.4 同步FIFO的設計 232
7.3.5 線性分組碼編譯碼器的設計 240
本章小結 243
思考題和習題 244
附錄A ALTERA DE2開發板使用方法 246
A.1 ALTERA DE2開發板的結構 246
A.2 DE2開發板的實驗模式與目標芯片的引腳連接 247
A.3 DE2開發板實驗的操作 251
A.3.1 編輯 251
A.3.2 編譯 254
A.3.3 仿真 254
A.3.4 引腳鎖定 255
A.3.5 編程下載 256
A.3.6 硬件驗證 256
A.4 DE2開發板的控制嵌板 257
A.4.1 打開控制嵌板 257
A.4.2 設備檢測 257
附錄B EDA6000實驗開發系統 259
B.1 EDA6000實驗開發系統的特點 259
B.2 EDA6000實驗開發系統的使用方法 260
B.2.1 EDA6000的硬件結構 260
B.2.2 EDA6000軟件平臺的使用方法 263
B.3 基于EDA6000的PLD實驗操作 273
B.3.1 新建搶答器設計項目 274
B.3.2 編輯搶答器文本文件 274
B.3.3 編譯設計文件 278
B.3.4 仿真設計文件 278
B.3.5 編程下載設計文件 278
附錄C GW48 EDA系統使用說明 281
C.1 GW48教學實驗系統原理與使用介紹 281
C.1.1 GW48系統使用注意事項 281
C.1.2 GW48系統主板結構與使用方法 281
C.2 實驗電路結構圖 288
C.2.1 實驗電路信號資源符號圖說明 288
C.2.2 各實驗電路結構圖特點與適用范圍 289
C.2.3 GW48 EDA系統結構圖信號名與芯片引腳對照表 297
C.3 基于GW48 EDA系統的PLD實驗操作 303
C.3.1 新建8位加法器設計項目 303
C.3.2 編輯8位加法器文本文件 303
C.3.3 仿真設計文件 304
C.3.4 引腳鎖定 304
C.3.5 編程下載與硬件驗證 305
附錄D Quartus II的宏函數和強函數 306
D.1 宏函數（Macrofunctions） 306
D.2 強函數（Megafunctions） 313
主要參考文獻 315 |
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