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數字通信同步技術的MATLAB與FPGA實現——Altera/Verilog版

( 簡體 字)
作者:杜勇類別:1. -> 工程繪圖與工程計算 -> Matlab
   2. -> 電子工程 -> FPGA
   3. -> 電子工程 -> Verilog
譯者:
出版社:電子工業出版社數字通信同步技術的MATLAB與FPGA實現——Altera/Verilog版 3dWoo書號: 41037
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缺書
不接受訂購

出版日:3/1/2015
頁數:312
光碟數:1
站長推薦:
印刷:黑白印刷語系: ( 簡體 版 )
不接受訂購
ISBN:9787121255847
作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 
(簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證)
作者序:

譯者序:

前言:

為什么要寫這本書
為什么要寫這本書?或者說,為什么要寫數字通信的MATLAB與FPGA實現技術相關內容的書?記得2013年在電子工業出版社首次出版《數字濾波器的MATLAB與FPGA實現》這本書時,我在前言中提到寫作的原因主要有三條:其一是FPGA技術在電子通信領域得到了越來越廣泛的應用,并已逐漸成為電子產品實現的首選方案;其二是國內市場上專門討論如何采用FPGA實現數字通信技術的書籍相對欠缺;其三是數字通信技術本身十分復雜,關鍵技術較多,在一本書中全面介紹數字通信技術的FPGA實現難免有所遺漏,且內容難以翔實。因此,根據作者從業經驗,將數字通信技術的關鍵技術大致分為濾波器技術、同步技術和解調技術三種,并嘗試著先寫濾波器技術,再逐漸完成其他兩種關鍵技術的寫作。在廣大讀者的支持和鼓勵下,先后又出版了《數字通信同步技術的MATLAB與FPGA實現》和《數字調制解調技術的MATLAB與FPGA實現》兩本書,并且前不久剛出版了《數字濾波器的MATLAB與FPGA實現(第2版)》。這樣,關于數字通信的MATLAB與FPGA實現的系列著作總算完成,三年前的構想總算得以成為現實!
數字通信的MATLAB與FPGA實現的系列著作出版后,陸續通過郵件或博客的方式收到廣大讀者的反饋意見。一些讀者直接通過郵件告知書中的內容對工作中提供的直接或間接的幫助;一些讀者提出了很多中肯的有建設性的意見和建議;更多的讀者通過郵件交流書中的相關設計問題。在《數字濾波器的MATLAB和FPGA實現》一書的第1版出版后,不少讀者就建議出版采用Verilog HDL語言作為設計平臺的版本。這是很好的建議。其實,雖然在初次寫數字濾波器一書時已規劃過要完成這一系列的著作,但還沒有想到要編寫Altera/Verilog HDL版本,否則就會在前面三本書的書名中都加上“Xilinx/VHDL版本”的字樣了。時間過得很快,三年多的時間過去了,在用Xilinx/VHDL平臺寫完這個系列著作之后,終于可以開始用Altera/Verilog HDL平臺將這三本著作重新寫一遍,以滿足不同讀者的需求。
本書的內容安排
第1章首先對數字通信同步技術的概念及FPGA基礎知識進行簡要介紹。通信技術的實現方法和平臺很多。其中,FPGA因其強大的運算能力,以及靈活方便的應用特性,在現代通信、數字信號處理等領域得到越來越廣泛的應用,并大有替代DSP等傳統數字信號處理平臺的趨勢。為更好地理解本書后續章節的內容,本章簡要介紹了Altera公司的FPGA器件,以及Quartus II開發環境、MATLAB軟件等內容。如果讀者已經具備一定的FPGA設計經驗,也可以跳過本章,直接閱讀本書后續章節的內容。
第2章介紹FPGA中數的表示方法、數的運算、有限字長效應及常用的數字信號處理模塊。數字信號在FPGA等硬件系統中實現時,因受寄存器長度的限制,不可避免地會產生有效字長效應。設計工程師必須了解字長效應對數字系統可能帶來的影響,并在實際設計中通過仿真來確定最終的量化位數、寄存器長度等內容。本章最后對幾種常用的運算模塊IP核進行介紹,詳細闡述各IP核控制參數的設置方法。IP核的應用在FPGA設計中十分普遍,尤其在數字信號處理領域,采用設計工具提供的IP核進行設計,不僅可以提高設計效率,而且可以保證設計的性能。因此,在進行FPGA工程設計時,工程師可以先瀏覽一下選定的目標器件所能提供的IP核,以便于通過使用IP核來減少設計工作量并提高系統性能。當然,工程師也可以根據設計需要,根據是否具有相應的IP核來選擇目標器件。這一章討論的都是一些非常基礎的知識,但正因為基礎,所以顯得尤其重要。其中討論的有效數據位運算,以及字長效應等內容在后續的工程實例講解中都會多次涉及,建議讀者不要急于閱讀后續章節的工程實例講解,先切實練好基本功,才可以達到事半功倍的效果。
第3章主要討論鎖相環技術的基本理論,這大概也是本書閱讀起來最為乏味的章節。閱讀理論和一大堆公式,很容易讓人感到厭煩。對于數字通信技術來說,鎖相環技術的工作原理大概是最難以弄清的知識點之一。但是,要想設計出完美的同步環路,對理論的透徹理解是必須具備的能力,而一旦理解透了,工程設計時就會有得心應手的感覺。本章的大部分內容均參考自張厥盛等老師編著的《鎖相技術》一書,只是更為注重從工程應用的角度,全面介紹鎖相環的原理、組成,以及工程應用中需要經常使用的公式和參數設計方法。建議讀者先耐心地對本章所介紹的內容進行深入的推敲理解,因為在后續章節講解同步技術的FPGA實現時,可能需要反復翻閱本章的內容。通過在各次工程設計實踐中反復體會鎖相技術的原理及工作過程,當讀者真正理解鎖相環的基本理論及分析方法后,就會發現設計出性能優良的鎖相環電路也不是一件多么困難的事。
第4章開始討論載波同步技術的FPGA實現。這一章仍然有一些概念及工作原理的介紹,主要在于講清數字化載波鎖相環的參數設計及計算方法。實現數字鎖相環的關鍵步驟在于構造合適的數字化實現結構及模型。本章重點內容在于以一個完整的載波環路工程設計實例,詳細講解數字載波鎖相環系統的設計步驟、方法,并進行比較全面的性能仿真測試。載波同步環路的數字化設計與實現,本身比較復雜,初學者往往難以理解數字化模型與模擬電路之間的對應關系。數字化實現方法中各組成部件、參數的設計比較靈活,本章最后對載波環路的一般設計步驟、環路參數對系統性能的影響進行歸納整理。讀者可以完全按照本章所討論的流程進行系統的設計及仿真,并反復理解載波同步技術的數字化實現方法,以及Verilog HDL編程的思路,必要時可以重復閱讀第3章的內容,切實掌握鎖相環路的工作原理及設計過程。同時,本章用較大的篇幅詳細講解了工程設計時的仿真測試步驟,讀者尤其要切實掌握Quartus II環境與MATLAB聯合應用的方法,以便提高設計效率。
第5章首先簡要介紹三種抑制載波同步環的工作原理,隨后對三種同步環路的FPGA設計方法、結構、仿真測試過程進行詳細討論。從抑制載波環的FPGA實現過程可以看出,三種環路設計所采用的環路模型、參數設計方式均十分相似,其中的環路濾波器只需簡單修改即可通用。平方環與同相正交環的性能是等價的,但同相正交環(Costas環)顯然在解調BPSK等抑制載波調制信號時更具優勢。判決反饋環比其他兩種環路的噪聲性能更好,環路鎖定后的穩態相差更低,但載波環路同步需要以位同步作為前提條件,從而影響了環路的穩定性。因此,對于抑制載波調制信號來講,工程上通常采用同相正交環來實現信號的載波同步及數據解調。
第6章首先介紹自動頻率控制的基本概念,然后分別對最大似然頻偏估計及FFT載頻估計兩種算法的原理、MATLAB仿真進行了討論,并詳細闡述了FFT載頻估計算法的FPGA實現方法。FSK是現代數字通信中常用的一種通信調制方式,本章對數字頻率調制的原理及信號特征進行介紹,并采用MATLAB對FSK信號進行了仿真。FSK信號的解調方法很多,非相干解調法因為實現簡單,性能優良而得到更為廣泛的應用。為便于讀者更好地理解鎖相環與AFC環的差別,本章對常規二階鎖相環無法實現FSK信號解調的原因進行分析,并采用與鎖相環類似的分析方法,對AFC環的模型進行討論。這也進一步說明,讀者在進行FPGA工程設計之前,必須充分理解系統的工作原理等理論知識,才能更好地把握FPGA實現過程中的參數設計、數據截位、時序控制等工程設計細節。本章最后詳細闡述采用相乘微分型AFC環路實現FSK解調的原理、方法、步驟及仿真測試過程。
第7章主要討論采用數字鎖相環實現位同步的原理、方法、步驟及仿真測試過程。數字鎖相法實現位同步是數字通信中使用最為廣泛的方法,其基本工作原理與載波鎖相環類似,均是通過鑒相器提取輸入信號與本地位同步信號的相位差,并據此對本地同步信號的相位進行調整。微分型位同步環是最簡單的數字鎖相環路,其他位同步環均是在其基礎上進行改進和完善的,以增加其抗干擾性能及穩定性能。本章以工程實例講解的方法,對微分型、積分型和改進型位同步環的各個功能部件均進行詳細的討論,尤其對環路各節點的信號波形進行說明。讀者在閱讀本章時,需要切實弄清各環路、各節點波形的時序關系,當完全理解環路的工作過程及實現方法后,采用Verilog HDL代碼進行實現就比較容易了。讀者可以將本章所討論的實例以獨立模塊的形式嵌入前面章節的實例中,以完成基帶解調后的位同步功能。
第8章首先介紹同步傳輸及異步傳輸的概念,并對兩種傳輸方式的同步原理、方法、步驟及仿真測試過程進行詳細討論。異步傳輸的速率及效率都比較低,典型的應用是串口通信,本章對RS-232串口傳輸的收/發端均進行FPGA實現。RS-232串口傳輸協議定義了較多的握手信號,有興趣的讀者可以在實例8-1的基礎上對串口通信進行完善。本章的重點是幀同步系統的FPGA實現,完整的幀同步包括搜索、校核和同步狀態。一個看似復雜的系統,只要合理劃分功能模塊,在編寫程序之前理清編程思路,最終的代碼實現反而變得比較簡單。讀者在閱讀幀同步系統的程序代碼時,重點在于理解各模塊之間的信號接口關系,以及接口信號之間的時序關系,進而深刻理解程序的編寫思路和方法,以提高復雜系統的Verilog HDL程序編寫水平。
本書的目標
通常來講,一名電子通信專業的技術人員,在從業之初都會遇到類似的困惑:如何將教材中所學的理論與實際中的工程設計結合起來?如何能夠將這些教材中的理論轉換成實際的電路?絕大多數數字通信類教材對通信的原理講解十分透徹,但理論與實踐之間顯然需要有一些可以順利通過的橋梁。一個常用的方法是通過采用MATLAB等工具進行軟件仿真來加深對理論的理解,但更好的方法顯然是直接參與工程的設計與實現。FPGA技術因其快速的并行運算能力,以及獨特的組成結構,在電子通信領域已成為必不可少的實現平臺之一。本書的目的正是架起這樣一座橋梁,通過具體的設計實例,詳細講解從理論到工程實現的方法、步驟和過程,以便于工程技術人員盡快掌握和利用FPGA平臺實現通信同步技術的方法。
目前,市場上已有很多介紹ISE、QuartusⅡ等FPGA開發環境,以及VHDL、Verilog HDL等硬件編程語言的書籍。如果我們僅僅是使用FPGA來實現一些數字邏輯電路,或者理論性不強的控制電路設計,那么掌握FPGA開發工具及Verilog HDL語法就可以開始工作了。數字通信同步技術的理論性要強得多,采用FPGA平臺實現通信同步技術的前提條件是對理論知識首先要有深刻的理解。在理解理論知識的基礎上,關鍵的問題是根據這些通信理論或公式,利用FPGA的特點,找到合適的算法實現結構,理清工程實現的思路,并采用Verilog HDL等硬件編程語言對其進行正確的實現。顯然,要順利地讀懂本書,掌握用FPGA實現數字通信同步技術的知識和技能,讀者還需要對FPGA的開發環境和設計語言有一定的了解。
在寫作過程中,本書兼顧數字通信同步技術的理論,以及工程設計過程的完整性,重點突出FPGA設計方法、結構、實現細節,以及仿真測試方法。在講解理論知識時,重點從工程應用的角度進行介紹,主要介紹工程設計時必須掌握和理解的知識點,并且結合FPGA的特點進行討論,便于讀者盡快地找到理論與工程實現之間的結合點。在講解實例的FPGA實現時,不僅絕大多數實例給出完整的Verilog HDL程序代碼,并且從思路和結構上對每段代碼均進行詳細的分析和說明。根據自己的理解,針對一些似是而非的概念,結合工程實例的仿真測試加以闡述,希望能夠對讀者提供更多有用的參考。相信讀者在按照書中講解的步驟完成一個個工程實例時,會逐步感覺到理論與工程實現之間完美結合的暢快。隨著讀者掌握的工程實現技能的提高,對通信理論知識的理解也必將越來越深刻,如果重新閱讀以前學過的通信原理,頭腦中就更容易構建起理論與工程實現之間的橋梁。
關于FPGA開發環境的說明
眾所周知,目前兩大廠商Xilinx和Altera的產品占據全球90%的FPGA市場。可以說,在一定程度上正是由于兩家FPGA公司的相互競爭態勢,有力地推動了FPGA技術的不斷發展。雖然HDL的編譯及綜合環境可以采用第三方公司所開發的產品,如Modelsim、Synplify等,但FPGA器件的物理實現必須采用各自公司開發的軟件平臺,無法通用。Xilinx公司目前的主流開發平臺是ISE系列套件,Altera公司目前的主流開發平臺是Quartus Ⅱ系列套件。與FPGA開發平臺類似,HDL也存兩種難以取舍的選擇:VHDL和Verilog HDL。
如何選擇開發平臺以及HDL語言呢?其實,對于有志于從事FPGA技術開發的技術人員,選擇哪種平臺及HDL語言并不重要,因為兩種平臺具有很多相似的地方,精通一種HDL語言后,再學習另一種HDL語言也不是一件困難的事。通常來講,可以根據周圍同事、朋友、同學或公司的主要使用情況進行選擇,這樣在學習的過程中,可以很方便地找到能夠給你指點迷津的專業人士,從而加快學習進度。
本書采用的是Altera公司的FPGA器件作為開發平臺,采用Quartus II 12.1作為開發環境,采用Verilog HDL語言作為實現手段。由于Verilog HDL語言并不依賴于某家公司的FPGA產品,因此本書的Verilog HDL程序文件可以很方便地移植到Xilinx公司的FPGA產品上。如果程序中應用了IP核資源,兩家公司的IP核通常是不能通用的,這就需要根據IP核的功能參數,在另外一個平臺上重新生成IP核,或編寫Verilog HDL代碼來實現。
有人曾經說過,“技術只是一個工具,關鍵在于思想。”將這句話套用過來,對于本書來講,具體的開發平臺和HDL語言只是實現通信同步技術的工具,關鍵在于設計的思路和方法。因此,讀者完全不必過于在意開發平臺的差別,相信只要掌握本書所講述的設計思路和方法,加上讀者已經具備的FPGA開發經驗,采用任何一種FPGA平臺都可以很快地設計出滿足用戶需求的產品。
如何使用本書
本書討論的是數字通信同步技術的MATLAB與FPGA實現。相信大部分工科院校的學生和電子通信的從業人員對MATLAB軟件都會有一個基本的了解。由于它的易用性及強大的功能,已經成為數學分析、信號仿真、數字處理必不可少的工具。由于MATLAB具有大量專門針對數字信號處理的常用函數,如濾波器函數、傅里葉分析函數等,十分有利于對一些通信的概念及信號進行功能性仿真,因此,在具體講解某個實例時,通常會采用MATLAB作為仿真驗證工具。雖然書中的MATLAB程序相對比較簡單,主要應用一些數字信號處理函數進行仿真驗證,如果讀者沒有MATLAB的知識基礎,建議最好還是先簡單學習一下MATLAB的編程概念及基本語法。考慮到程序及函數的兼容性,書中所有MATLAB程序的開發驗證平臺均為MATLAB 7.0版軟件。
在講解具體的FPGA工程應用實例時,通常會先采用MATLAB對所需設計的工程進行仿真,一方面仿真算法過程及結果,另一方面生成FPGA仿真所需要的測試數據;然后在Quartus II平臺上編寫Verilog HDL程序對實例進行設計實現,為便于講述,通常會先討論程序的設計思路,或者先給出程序清單,再對程序代碼進行分析說明;完成程序編寫后,需要編寫TestBench測試激勵文件,根據所需產生輸入信號的種類,可以直接在TestBench文件中編寫代碼來產生輸入信號,也可以通過讀取外部文本文件的方式來產生輸入信號;接下來就可以采用ModelSim工具對Verilog VHDL程序進行時序或行為仿真,查看ModelSim仿真波形結果,并根據需要將仿真數據寫入外部文本文件中,通常還會對仿真波形進行討論,分析仿真結果是否滿足要求;如果ModelSim波形不便于精確分析測試結果,則需要再次編寫MATLAB程序,對ModelSim仿真結果數據進行分析處理,最終驗證FPGA設計的正確性。
本書主要以工程應用實例的方式講解各種數字通信同步技術的原理及FPGA實現方法和步驟。大部分實例均給出了完整的程序清單,限于篇幅,不同工程實例中的一些重復或相似的代碼沒有完全列出,隨書配套的光盤上收錄了本書所有實例的源程序及工程設計資源,并按章節序號置于光盤根目錄下。本書在編寫工程實例時,程序文件均放置在“D:SyncPrograms”的文件夾下,讀者可以先在本地硬盤下建立“D:SyncPrograms”文件夾,而后將配套光盤中的程序壓縮包解壓至該文件夾下,大部分程序均可直接運行。需要說明的是,在大部分工程實例中,需要由MATLAB產生FPGA測試所需的文本數據文件,或者由MATLAB讀取外部文件進行數據分析,同時FPGA仿真的TestBench文件通常也需要從指定的路徑下讀取外部文件數據,或將仿真結果輸出到指定的路徑下。文本文件的路徑均指定為絕對路徑,如“fid=fopen(’D: SyncProgramsChapter_4E4_1_DirectCarrierSn0dB_in.txt’,’w’)”。因此,讀者運行實例程序時,請將程序文件中指定文件絕對路徑的代碼進行修改,以確保仿真測試程序在正確的路徑下對文件進行讀/寫操作。
致謝
有人說,每個人都有他存在的使命,如果迷失他的使命,就失去了他存在的價值。不只是每個人,每件物品也都有其存在的使命。對于一本書來講,其存在的使命就是被閱讀,并給閱讀者帶來收獲。數字通信的MATLAB與FPGA設計系列的書,能夠對讀者在工作及學習中有所幫助,是作者莫大的欣慰。
作者在寫作本書的過程中查閱了大量的資料,在此對資料的作者及提供者表示衷心的感謝。由于寫作本書的緣故,重新閱讀一些經典的數字通信理論書籍時,再次深刻感受到前輩們嚴謹的治學態度和細致的寫作作風。
在此,感謝父母,幾年來一直陪伴在我的身邊,由于他們的默默支持,使得我能夠在家里專心致志地寫作;感謝我的妻子劉帝英女士,她不僅是一位盡心盡職的優秀母親,也是一位嚴謹細致的科技工作者,同時也是本書的第一位讀者,在工作之余對本書進行了詳盡而細致的校對;時間過得很快,女兒已經上小學四年級了,她最愛看書和畫畫,最近迷上了《西游記》,以前的兒童簡化版已滿足不了她的要求,周末陪她去書店買了一本原著,她常常被書中的情節逗得自個兒哈哈大笑,還常常要推薦給我看一些精彩的章節。
FPGA技術博大精深,數字通信技術種類繁多且實現難度大。本書雖盡量詳細討論了FPGA實現數字通信同步技術的相關內容,仍感覺到難以詳盡敘述工程實現所有細節。相信讀者在實際工程應用中經過不斷的實踐、思考及總結,一定可以快速掌握數字通信同步技術的工程設計方法,提高應用FPGA進行工程設計的能力。由于作者水平有限,不足之處在所難免,敬請讀者批評指正。歡迎大家就相關技術問題進行交流,或對本書提出改進意見及建議。請讀者訪問網址http://duyongcn.blog.163.com以獲得與該書相關的資料及信息,也可以發郵件至duyongcn@sina.cn與我進行交流。

杜 勇
2015年3月
內容簡介:

(含CD光盤1張)本書以Altera公司的FPGA器件為開發平臺,采用MATLAB及Verilog HDL語言為開發工具,詳細闡述數字通信同步技術的FPGA實現原理、結構、方法和仿真測試過程,并通過大量工程實例分析FPGA實現過程中的具體技術細節。主要包括FPGA實現數字信號處理基礎、鎖相環技術原理、載波同步、自動頻率控制、位同步、幀同步技術的設計與實現等內容。本書思路清晰、語言流暢、分析透徹,在簡明闡述設計原理的基礎上,主要追求對工程實踐的指導性,力求使讀者在較短的時間內掌握數字通信同步技術的FPGA設計知識和技能。本書的配套光盤收錄了完整的MATLAB及Verilog HDL實例工程代碼,有利于工程技術人員進行參考學習。

目錄:

第1章 同步技術的概念及FPGA基礎 1
1.1 數字通信中的同步技術 2
1.2 同步技術的實現方法 4
1.2.1 兩種不同的實現原理 4
1.2.2 常用的工程實現途徑 5
1.3 FPGA概念及其在信號處理中的應用 6
1.3.1 基本概念及發展歷程 6
1.3.2 FPGA的結構和工作原理 8
1.3.3 FPGA在數字信號處理中的應用 15
1.4 Altera器件簡介 16
1.5 Verilog HDL語言簡介 18
1.5.1 HDL語言簡介 18
1.5.2 Verilog HDL語言特點 19
1.5.3 Verilog HDL程序結構 20
1.6 FPGA開發工具及設計流程 21
1.6.1 Quartus II開發套件 21
1.6.2 ModelSim仿真軟件 25
1.6.3 FPGA設計流程 27
1.7 MATLAB軟件 29
1.7.1 MATLAB軟件介紹 29
1.7.2 MATLAB工作界面 29
1.7.3 MATLAB的特點及優勢 30
1.7.4 MATLAB與Quartus的數據交互 32
1.8 小結 33
第2章 FPGA實現數字信號處理基礎 35
2.1 FPGA中數的表示 36
2.1.1 萊布尼茲與二進制 36
2.1.2 定點數表示 37
2.1.3 浮點數表示 38
2.2 FPGA中數的運算 41
2.2.1 加/減法運算 41
2.2.2 乘法運算 44
2.2.3 除法運算 46
2.2.4 有效數據位的計算 46
2.3 有限字長效應 49
2.3.1 字長效應的產生因素 49
2.3.2 A/D轉換器的字長效應 49
2.3.3 系統運算中的字長效應 51
2.4 FPGA中的常用處理模塊 53
2.4.1 加法器模塊 53
2.4.2 乘法器模塊 55
2.4.3 除法器模塊 58
2.4.4 浮點運算模塊 59
2.4.5 濾波器模塊 60
2.5 小結 63
第3章 鎖相技術原理及應用 65
3.1 鎖相環的工作原理 66
3.1.1 鎖相環路的模型 66
3.1.2 鎖定與跟蹤的概念 67
3.1.3 環路的基本性能要求 68
3.2 鎖相環的組成 69
3.2.1 鑒相器 69
3.2.2 環路濾波器 70
3.2.3 壓控振蕩器 71
3.3 鎖相環路的動態方程 71
3.3.1 非線性相位模型 71
3.3.2 線性相位模型 73
3.3.3 環路的傳遞函數 74
3.4 鎖相環路的性能分析 76
3.4.1 暫態信號響應 76
3.4.2 環路的頻率響應 78
3.4.3 環路的穩定性 80
3.4.4 非線性跟蹤性能 82
3.4.5 環路的捕獲性能 83
3.4.6 環路的噪聲性能 85
3.5 鎖相環路的應用 87
3.5.1 環路的兩種跟蹤狀態 87
3.5.2 調頻解調器 87
3.5.3 調相解調器 88
3.5.4 調幅信號的相干解調 88
3.5.5 鎖相調頻器 89
3.5.6 鎖相調相器 90
3.6 小結 90
第4章 載波同步的FPGA實現 91
4.1 載波同步的原理 92
4.1.1 載波同步的概念及實現方法 92
4.1.2 鎖相環的工作方式 93
4.2 鎖相環路的數字化模型 94
4.2.1 數字鑒相器 94
4.2.2 數字環路濾波器 95
4.2.3 數字控制振蕩器 96
4.2.4 數字環路的動態方程 97
4.3 輸入信號建模與仿真 98
4.3.1 工程實例需求 98
4.3.2 輸入信號模型 99
4.3.3 輸入信號的MATLAB仿真 100
4.4 載波同步環的參數設計 103
4.4.1 總體性能參數設計 104
4.4.2 數字鑒相器設計 105
4.4.3 環路濾波器及數控振蕩器設計 108
4.5 載波同步環的FPGA實現 110
4.5.1 頂層模塊的Verilog HDL實現 110
4.5.2 IIR低通濾波器的Verilog HDL實現 113
4.5.3 環路濾波器的Verilog HDL實現 118
4.5.4 同步環路的FPGA實現 119
4.6 載波同步環的仿真測試 120
4.6.1 測試激勵的Verilog HDL設計 120
4.6.2 單載波輸入信號的仿真測試 122
4.6.3 調幅波輸入信號的仿真測試 126
4.6.4 關于載波環路參數的討論 129
4.7 小結 130
第5章 抑制載波同步的FPGA實現 133
5.1 抑制載波同步的原理 134
5.1.1 平方環工作原理 134
5.1.2 同相正交環工作原理 135
5.1.3 判決反饋環工作原理 136
5.2 輸入信號建模與仿真 138
5.2.1 工程實例需求 138
5.2.2 DPSK調制原理及信號特征 138
5.2.3 DPSK信號傳輸模型及仿真 139
5.3 平方環的FPGA實現 141
5.3.1 改進的平方環原理 141
5.3.2 環路性能參數設計 142
5.3.3 帶通濾波器設計 143
5.3.4 頂層模塊的Verilog HDL實現 145
5.3.5 帶通濾波器的Verilog HDL實現 148
5.3.6 低通濾波器的Verilog HDL實現 152
5.3.7 FPGA實現后的仿真測試 154
5.4 同相正交環的FPGA實現 156
5.4.1 環路性能參數設計 156
5.4.2 低通濾波器Verilog HDL實現 157
5.4.3 其他模塊的Verilog HDL實現 159
5.4.4 頂層模塊的Verilog HDL實現 160
5.4.5 FPGA實現后的仿真測試 163
5.4.6 同相支路的判決及碼型變換 165
5.5 判決反饋環的FPGA實現 167
5.5.1 環路性能參數設計 167
5.5.2 頂層模塊的Verilog HDL實現 168
5.5.3 積分判決模塊的Verilog HDL實現 171
5.5.4 FPGA實現后的仿真測試 174
5.6 小結 175
第6章 自動頻率控制的FPGA實現 177
6.1 自動頻率控制的概念 178
6.2 最大似然頻偏估計的FPGA實現 179
6.2.1 最大似然頻偏估計的原理 179
6.2.2 最大似然頻偏估計的MATLAB仿真 180
6.2.3 頻偏估計的FPGA實現方法 183
6.3 基于FFT載頻估計的FPGA實現 185
6.3.1 離散傅里葉變換 185
6.3.2 FFT算法原理及MATLAB仿真 187
6.3.3 FFT核的使用 190
6.3.4 輸入信號建模與MATLAB仿真 193
6.3.5 基于FFT載頻估計的Verilog HDL實現 194
6.3.6 FPGA實現及仿真測試 198
6.4 FSK信號調制解調原理 199
6.4.1 數字頻率調制 199
6.4.2 FSK信號的MATLAB仿真 201
6.4.3 FSK相干解調原理 204
6.4.4 AFC環解調FSK信號的原理 205
6.5 AFC環的FPGA實現 207
6.5.1 環路參數設計 207
6.5.2 頂層模塊的Verilog HDL實現 209
6.5.3 鑒頻器模塊的Verilog HDL實現 213
6.5.4 FPGA實現及仿真測試 214
6.6 小結 215
第7章 位同步技術的FPGA實現 217
7.1 位同步的概念及實現方法 218
7.1.1 位同步的概念 218
7.1.2 濾波法提取位同步 219
7.1.3 數字鎖相環位同步法 220
7.2 微分型位同步的FPGA實現 222
7.2.1 微分型位同步的原理 222
7.2.2 頂層模塊的Verilog HDL實現 223
7.2.3 雙相時鐘信號的Verilog HDL實現 225
7.2.4 微分鑒相模塊的Verilog HDL實現 227
7.2.5 單穩觸發器的Verilog HDL實現 229
7.2.6 控制及分頻模塊的Verilog HDL實現 231
7.2.7 位同步形成及移相模塊的Verilog HDL實現 232
7.2.8 FPGA實現及仿真測試 234
7.3 積分型位同步的FPGA實現 237
7.3.1 積分型位同步的原理 237
7.3.2 頂層模塊的Verilog HDL實現 239
7.3.3 積分模塊的Verilog HDL實現 242
7.3.4 鑒相模塊的Verilog HDL實現 243
7.3.5 FPGA實現及仿真測試 244
7.4 改進位同步技術的FPGA實現 246
7.4.1 正交支路積分輸出門限判決法 246
7.4.2 數字式濾波器法的工作原理 248
7.4.3 隨機徘徊濾波器的Verilog HDL實現 249
7.4.4 隨機徘徊濾波器的仿真測試 250
7.4.5 改進的數字濾波器工作原理 251
7.4.6 改進濾波器的Verilog HDL實現 252
7.5 小結 254
第8章 幀同步技術的FPGA實現 255
8.1 異步傳輸與同步傳輸的概念 256
8.1.1 異步傳輸的概念 256
8.1.2 同步傳輸的概念 257
8.1.3 異步傳輸與同步傳輸的區別 257
8.2 起止式同步的FPGA實現 258
8.2.1 RS-232串口通信協議 258
8.2.2 頂層模塊的Verilog HDL實現 260
8.2.3 時鐘模塊的Verilog HDL實現 262
8.2.4 數據接收模塊的Verilog HDL實現 263
8.2.5 數據發送模塊的Verilog HDL實現 266
8.2.6 FPGA實現及仿真測試 268
8.3 幀同步碼組及其檢測原理 271
8.3.1 幀同步碼組的選擇 271
8.3.2 間隔式插入法的檢測原理 272
8.3.3 連貫式插入法的檢測原理 273
8.3.4 幀同步的幾種狀態 274
8.4 連貫式插入法幀同步的FPGA實現 275
8.4.1 實例要求及總體模塊設計 275
8.4.2 搜索模塊的Verilog HDL實現及仿真 277
8.4.3 校核模塊的Verilog HDL實現及仿真 281
8.4.4 同步模塊的Verilog HDL實現及仿真 286
8.4.5 幀同步系統的FPGA實現及仿真 291
8.5 小結 292
參考文獻 293
序: