超標量處理器設計 ( 簡體 字) |
| 作者：姚永斌 | 類別：1. -> 電子工程 -> 電子電氣
2. -> 電子工程 -> Verilog |
| 譯者： |
| 出版社：清華大學出版社 |  3dWoo書號： 38010
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NT售價： 245 元 |
| 出版日：3/18/2014 |
| 頁數：372 |
| 光碟數：0 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787302347071 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：現代的通用處理器從指令集方面來看，可以分為精簡指令集（RISC）和復雜指令集（CISC）這兩種，CISC伴隨著處理器的誕生，最開始的處理器都是使用這種指令集，力求在一條指令內完成很多的事情，并且使用盡可能多的指令，覆蓋到各種各樣的操作，這樣可以降低對存儲器的需求，并且簡化編譯器的設計； 隨著時間的推移，當存儲器和編譯器都不再是問題的時候，RISC就產生了，它基于一個觀察： 80%的CISC指令只在20%的時間被使用，這樣可以只將經常使用的20%的CISC指令使用硬件來實現，剩余80%的指令可以使用軟件來模擬，因此可以簡化硬件的設計，同時，為了便于使用流水線，不像CISC指令那樣，指令的長度可以變化，RISC指令采用了等長的方法，每條RISC指令的長度都是32位，這樣可以降低解碼的難度，易于流水線的設計，這些因素都使RISC指令集的處理器有著更高的頻率，同時功耗和成本相對也更低，雖然有時候為了完成一個任務，它需要使用更多的指令來實現，但是考慮到它有著更高的頻率，所以綜合來看，執行時間也未必就會變長。
同時，現代的通用處理器從實現方式來看，可以分為標量（scalar）和超標量（superscalar）這兩種，標量處理器每周期最多只能執行一條指令，它一般都是按照程序中指定的順序來執行指令，這稱之為順序執行（in拟order）； 這種方式制約了處理器性能的提高，于是就有了超標量處理器，它能夠在一個周期內執行多條指令，這樣可以縮短一個程序的執行時間，指令在處理器中可以按照程序中指定的順序來執行，也可以不遵循這個順序，只要指令的源操作數都準備好了，它就可以被執行，這種方式就稱為亂序執行（out拟of拟order），當然，亂序執行也不能夠改變程序本來的功能，在超標量處理器中，還需要一些方法來使這些亂序執行的指令看起來仍然按照程序中指定的順序更改處理器的狀態，在超標量處理器中的這些功能注定了它的復雜性，相比于標量處理器，它需要更多的硬件資源和更高的功耗，這就是性能提升所帶來的代價。
上述的這兩種劃分（CISC和RISC，以及scalar和superscalar）是相互正交的，也就是說，它們可以有四種組合，這四種組合在處理器的世界中均有使用，分別介紹如下。
Scalar CISC： 這是處理器最開始的時候采用的結構，這種結構一般會直接對CISC指令進行解碼，甚至可能不使用流水線，典型的例子就是Intel的8086、80286等處理器，它們均采用了這種結構，隨著時間的推移，這種結構已經逐漸被淘汰了。
Scalar RISC： 這是RISC處理器剛剛出現的時候采用的結構，由于RISC指令集降低了對硬件的需求，并且便于流水線的實現，所以這種結構的處理器多使用流水線來提高性能，它的主頻一般比較高，并且成本也很低，在RISC處理器出現的早期，典型的例子就是MIPS R2000和R3000、Alpha 21064和ARM7等眾多的RISC處理器，這種結構到了現在依然有著旺盛的生命力，在嵌入式低功耗領域的處理器均采用了這種結構，例如MIPS的4K系列處理器、ARM的Cortex M和Cortex R系列處理器等。
Superscalar RISC： 隨著對處理器的性能需求越來越高，每周期執行一條指令的處理器已經不能滿足要求了，于是在RISC處理器中率先采用了每周期執行多條指令的結構，為什么它會首先出現在RISC處理器中呢？這是因為RISC指令集比較規整，便于使用硬件來實現，而且早期的RISC處理器多面向服務器等性能要求比較高的領域，這就驅動著RSIC處理器采用更多的方法來提高性能，于是就有了超標量的結構，早期的很多RISC處理器都使用了這種結構，例如MIPS R10000、Alpha 21264和PowerPC 620等處理器，即使到了現在，在嵌入式的高性能應用領域，仍然繼續采用了超標量結構，例如MIPS 74K系列處理器、ARM Cortex A9和A15處理器等。
Superscalar CISC： 盡管CISC指令集并不容易使用流水線來實現，更很難直接使用超標量結構來實現，但是Intel和AMD采用了一些方法來解決這種問題，使CISC處理器仍然可以每周期執行多條指令，并且采用流水線結構來提高頻率，它們所使用的方法就是在處理器內部使用硬件，將一條CISC指令轉化為多條RISC指令，這樣就可以充分利用RISC指令集的優勢了，當然，這比普通的RISC處理器要付出更多的硬件資源，功耗也會偏大，典型的例子就是當代Intel的全系列處理器，例如Pentium 4、Pentium M、Core和Core2等處理器。
還需要注意的是： 上述的劃分只是針對通用的處理器來說的，很多專用領域的處理器，還有其他的架構和指令集，例如VLIW，它們很難保證程序的兼容性，但是在特定的應用場合，的確能獲得比通用處理器更好的性能，當然，這不在本書討論的范圍之內。
在上述的4種結構中，Superscalar RISC處理器的設計是本書重點關注的內容，而這種處理器的流水線則是貫穿本書的主線，一條指令從程序存儲器中取出來之后，需要經過流水線的各個階段，最后才能夠得到結果，并更新處理器的狀態，本書正是遵循這條指令的軌跡來進行組織的：
第1章主要介紹普通處理器和超標量處理器的一些背景知識。
第2章開始講述Cache，這是由于一般的指令都是從I拟Cache中取出來并送到流水線中的，因此流水線始于I拟Cache，當然，在處理器中也存在D拟Cache，它也會在這一章進行講述。不同結構的Cache對處理器的性能有著重要的影響，尤其是在超標量處理器中，每周期需要同時執行多條指令，這給Cache的設計帶來了一些挑戰。
第3章主要介紹虛擬存儲器（Virtual Memory），因為處理器在取指令的時候，如果送出的是虛擬地址，那么首先需要被轉化為物理地址，然后才能夠取得指令，對數據的訪問也是類似的，虛擬存儲器是現代操作系統運行的基礎，在處理器中需要軟硬件配合工作，才可以對虛擬存儲器提供完整的支持。
第4章主要介紹分支預測（Branch Prediction），它也是取指令階段發生的事情，因為超標量處理器的流水線比較深，導致分支指令的結果在很晚的時間才可以得到，一旦發現這個結果和預想的不一樣，那么流水線中很多的指令都是沒有用的，需要抹掉并從正確的地址取指令，這樣就降低了處理器的執行效率，因此需要對分支指令使用比較準確的預測算法，從而在取指令階段就可以提前知道分支指令的結果。
第5章主要講述指令集體系（ISA），一旦指令從存儲器中取出來之后，下一步就需要進行解碼了，不同的指令集需要不同的解碼方式，因此本書在介紹指令的解碼之前，首先對基本的RISC指令集進行介紹，這樣便于對后續流水線的理解。
第6章就對指令解碼（Decode）進行了介紹，在超標量處理器中，由于每周期需要對多條指令進行解碼，這會引入一些新的問題，比如指令之間存在的相關性，以及一些復雜指令的處理等，相比于普通的處理器，它的解碼過程要復雜一些，但是相比于超標量的CISC處理器，這種解碼過程仍然是比較簡單的。
第7章主要介紹硬件的寄存器重命名（Register Renaming），指令經過解碼之后，就可以得到它的源寄存器和目的寄存器了，但是為了盡量地并行執行指令，需要消除指令之間存在的假的相關性，這些相關性都是和寄存器的名字相關的，通過使用不同的寄存器名字，可以消除這些相關性，于是在處理器內部使用了數量多于指令集中定義的寄存器，稱之為物理寄存器，而指令集中定義的寄存器則稱為邏輯寄存器，寄存器重命名的過程就是將邏輯寄存器動態地映射到不同的物理寄存器，以消除指令之間存在的假的相關性，從而使這些指令可以并行執行。
第8章主要介紹指令的發射（Issue），當指令經過寄存器重命名之后，就可以在處理器內部的功能單元（FU）中執行了，但是，為了獲得最高的性能，超標量處理器多采用亂序執行的方式，只要一條指令的操作數準備好了，即使它之前的指令還沒有準備好，它也可以送到FU中執行，這種方式可以最大限度地利用處理器內部的硬件資源，從而提高處理器的執行效率，而發射階段正是用來實現這個功能的，所有經過寄存器重命名的指令都會放到一個緩存中，這個緩存稱為發射隊列（Issue Queue），在其中監測每條指令是否已經準備好了，并按照一定的算法，從那些已經準備好的指令中選擇合適的指令送到FU中執行，這個過程就稱為發射，指令到了這個階段，就變為亂序執行了，而在這個階段之前，都遵循著程序中指定的順序。
第9章主要介紹指令在功能單元的執行，指令被發射之后，就會到對應的FU中開始執行，不同種類的指令需要不同的FU，在超標量處理器中，都會使用多個FU，它們可以并行地執行不同的指令，本章除了介紹處理器中常見的FU之外，還會介紹旁路網絡（Bypassing Network），它可以縮短相關指令之間執行的時間，但是卻使處理器內部的布線資源變得更復雜，因此現代的一些處理器采用了Cluster結構來緩解這種矛盾，同時，訪問存儲器的load/store指令也需要一些特殊的方法來加速它們的執行速度。
第10章主要介紹流水線的最后一個階段： 提交（Commit），指令經過FU的執行而得到結果后，并不會馬上使用這個結果對處理器的狀態進行更新，這是由于指令的執行是按照亂序來進行的，由于分支預測失敗（mis拟prediction）和異常（exception）等原因，一條指令的結果未必是正確的，而且，為了使程序在處理器內部的執行看起來和程序中指定的順序是一樣的（這是串行程序必需的），也需要這些亂序執行的指令按照程序中指定的順序對處理器的狀態進行更新，為了實現這個功能，一條指令在FU中執行完畢后，并不會馬上對處理器的狀態進行更新，而是先將它的結果寫到一個緩存中，這個緩存稱為重排序緩存（Reorder Buffer，ROB），在流水線的寄存器重命名階段，每條指令都已經按照程序中指定的順序寫到了ROB中，當一條指令在FU中執行完畢，就可以將這個結果寫到ROB對應的地方，當ROB中最舊的那條指令（或者幾條指令）已經得到結果，并且不存在分支預測失敗或者異常等特殊情況的話，它就可以離開ROB，使用它的結果對處理器的狀態進行更新，這個過程稱為指令的退休（retire），一旦指令經過了這個狀態，它就再也不能夠被撤銷了。
第11章介紹現實世界中的一個Superscalar RISC處理器： Alpha 21264處理器，它是處理器發展史上一個非常經典的例子，雖然Alpha系列處理器隨著它的東家DEC公司的消失而退出了歷史的舞臺，但是它影響了之后出現的很多處理器，本章對Alpha 21264處理器進行了詳細的介紹。
由于本書涉及的內容比較多，很多知識點無法詳細地展開，讀者可以自行對感興趣的內容進行更深入的學習。
在本書的編寫過程中，編者參閱了各章節所列出的參考文獻，在此對原作者表示敬意和感謝。在本書的出版過程中，得到了清華大學出版社的劉向威博士的大力支持，在此特別致以衷心的感謝！
由于時間倉促和作者水平有限，書中的錯誤和不妥在所難免，希望廣大讀者批評指正。
姚永斌
2014年1月于北京 |
內容簡介：本書講述超標量（SuperScalar）處理器的設計，現代的高性能處理器都采用了超標量結構，大至服務器和高性能PC的處理器，小至平板電腦和智能手機的處理器，無一例外。本書以超標量處理器的流水線為主線展開內容介紹。本書主要內容包括超標量處理器的背景知識、流水線、順序執行和亂序執行兩種方式的特點； Cache的一般性原理、提高Cache性能的方法以及超標量處理器中的Cache，尤其是多端口的Cache； 虛擬存儲器的基礎知識、頁表、TLB和Cache加入流水線后的工作流程； 分支預測的一般性原理、在超標量處理器中使用分支預測時遇到的問題和解決方法以及如何在分支預測失敗時對處理器的狀態進行恢復； 一般的RISC指令集體系的簡單介紹； 指令解碼的過程，尤其是超標量處理器中的指令解碼； 寄存器重命名的一般性原理、重命名的方式、超標量處理器中使用寄存器重命名時遇到的問題和解決方法以及如何對寄存器重命名的過程實現狀態恢復； 指令的分發（Dispatch）和發射（Issue）、發射過程中的流水線、選擇電路和喚醒電路的實現過程； 處理器中使用的基本運算單元、旁路網絡、Cluster結構以及如何對Load/Store指令的執行過程進行加速； 重排序緩存（ROB）、處理器狀態的管理以及超標量處理器中對異常的處理過程； 經典的Alpha 21264處理器的介紹。在本書中使用了一些現實世界的超標量處理器作為例子，以便于讀者加深對超標量處理器的理解和認識。
本書可用作高等院校電子及計算機專業研究生和高年級本科生教材，也可供自學者閱讀。
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目錄：第1章超標量處理器概覽
1.1為什么需要超標量
1.2普通處理器的流水線
1.2.1流水線概述
1.2.2流水線的劃分
1.2.3指令間的相關性
1.3超標量處理器的流水線
1.3.1順序執行
1.3.2亂序執行
第2章Cache
2.1Cache的一般設計
2.1.1Cache的組成方式
2.1.2Cache的寫入
2.1.3Cache的替換策略
2.2提高Cache的性能
2.2.1寫緩存
2.2.2流水線
2.2.3多級結構
2.2.4Victim Cache
2.2.5預取
2.3多端口Cache
2.3.1True Multi拟port
2.3.2Multiple Cache Copies
2.3.3Multi拟banking
2.3.4真實的例子： AMD Opteron的多端口Cache
2.4超標量處理器的取指令
第3章虛擬存儲器
3.1概述
3.2地址轉換
3.2.1單級頁表
3.2.2多級頁表
3.2.3Page Fault
3.2.4小結
3.3程序保護
3.4加入TLB和Cache
3.4.1TLB的設計
3.4.2Cache的設計
3.4.3將TLB和Cache放入流水線
第4章分支預測
4.1概述
4.2分支指令的方向預測
4.2.1基于兩位飽和計數器的分支預測
4.2.2基于局部歷史的分支預測
4.2.3基于全局歷史的分支預測
4.2.4競爭的分支預測
4.2.5分支預測的更新
4.3分支指令的目標地址預測
4.3.1直接跳轉類型的分支預測
4.3.2間接跳轉類型的分支預測
4.3.3小結
4.4分支預測失敗時的恢復
4.5超標量處理器的分支預測
第5章指令集體系
5.1復雜指令集和精簡指令集
5.2精簡指令集概述
5.2.1MIPS指令集
5.2.2ARM指令集
5.3Load/Store指令
5.3.1Load指令
5.3.2Store指令
5.4計算指令
5.4.1加減法
5.4.2移位指令
5.4.3邏輯指令
5.4.4乘法指令
5.4.5乘累加指令
5.4.6特殊計算指令
5.5分支指令
5.6雜項指令
5.7異常
第6章指令解碼
6.1指令緩存
6.2一般情況
6.3特殊情況
6.3.1分支指令的處理
6.3.2乘累加/乘法指令的處理
6.3.3前/后變址指令的處理
6.3.4LDM/STM指令的處理
6.3.5條件執行指令的處理
第7章寄存器重命名
7.1概述
7.2寄存器重命名的方式
7.2.1使用ROB進行寄存器重命名
7.2.2將ARF擴展進行寄存器重命名
7.2.3使用統一的PRF進行寄存器重命名
7.3重命名映射表
7.3.1基于SRAM的重命名映射表
7.3.2基于CAM的重命名映射表
7.4超標量處理器的寄存器重命名
7.4.1解決RAW相關性
7.4.2解決WAW相關性
7.5寄存器重命名過程的恢復
7.5.1使用Checkpoint
7.5.2使用WALK
7.5.3使用Architecture State
7.6分發
第8章發射
8.1概述
8.1.1集中式VS分布式
8.1.2數據捕捉VS非數據捕捉
8.1.3壓縮VS非壓縮
8.2發射過程的流水線
8.2.1非數據捕捉結構的流水線
8.2.2數據捕捉結構的流水線
8.3分配
8.4仲裁
8.4.11拟of拟M的仲裁電路
8.4.2N拟of拟M的仲裁電路
8.5喚醒
8.5.1單周期指令的喚醒
8.5.2多周期指令的喚醒
8.5.3推測喚醒
第9章執行
9.1概述
9.2FU的類型
9.2.1ALU
9.2.2AGU
9.2.3BRU
9.2.4其他FU
9.3旁路網絡
9.3.1簡單設計的旁路網絡
9.3.2復雜設計的旁路網絡
9.4操作數的選擇
9.5Cluster
9.5.1Cluster IQ
9.5.2Cluster Bypass
9.6存儲器指令的加速
9.6.1Memory Disambiguation
9.6.2非阻塞Cache
9.6.3關鍵字優先
9.6.4提前開始
第10章提交
10.1概述
10.2重排序緩存
10.2.1一般結構
10.2.2端口需求
10.3管理處理器的狀態
10.3.1使用ROB管理指令集定義的狀態
10.3.2使用物理寄存器管理指令集定義的狀態
10.4特殊情況的處理
10.4.1分支預測失敗的處理
10.4.2異常的處理
10.4.3中斷的處理
10.4.4Store指令的處理
10.4.5指令離開流水線的限制
第11章真實世界的例子： Alpha 21264處理器
11.1概述
11.2取指令和分支預測
11.2.1line/way的預測
11.2.2分支預測
11.3寄存器重命名
11.4發射
11.5執行單元
11.5.1整數的執行單元
11.5.2浮點數的執行單元
11.6存儲器的訪問
11.6.1Speculative Disambiguation
11.6.2Load hit/miss Prediction
11.7退休
11.8結論
參考文獻 |
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