高速電路設計與仿真分析：Cadence實例設計詳解 ( 簡體 字) |
| 作者：邵鵬 | 類別：1. -> 電子工程 -> 電路設計 -> Cadence |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 26881
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| 出版日：7/1/2010 |
| 頁數：300 |
| 光碟數：0 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787121111297 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：顧名思義，本書講述如何使用Cadence工具進行高速電路系統設計，以及利用仿真分析對設計進行指導和驗證。面對電子、信息技術的飛速發展和層出不窮的市場需求，必須由硬件工程師利用最新的工具，使用前沿的科技產品，把這些奇妙的想法付諸實踐，把一個概念或者設想以可以看見、可以觸摸的物質形式展現給社會，來影響人們的生活。也正是從這個意義上講，使得這么多年來，我一直以平淡和愉快的心情從事著硬件設計工作。
直到今天，在積攢了足夠的經驗和沖動后，促使我來完成這本書的寫作。電路設計，尤其是現代高速電路系統的設計，是一個隨著電子技術而日新月異的工作，具有很強的趣味性，也具有相當的挑戰性。而目前，市場上還沒有一個從實踐出發、結合高速電路設計理論的設計指導書，所以我希望借助本書使得現在的硬件工程師更好地掌握這項技術，也希望通過我自己的經驗分享，使得高速電路系統設計看起來沒有那么神秘，從而吸引更多的電子技術人員加入到這個行業，通過我們的雙手讓這個世界變得更加美好。
寫作目的和讀者對象
首先需要指出的是，本書是高速電路系統設計和仿真技術的實踐總結和設計指導，而并不是一本高速電路理論研究書籍。因此，也就決定了本書中所提到高速信號理論是前人研究成果的總結和借用。本書并不對這些理論進行推導和研究，如果讀者對這些高速信號理論感興趣，請參閱與此相關的專業理論書籍。之所以要在本書中提及這些高速信號理論，是因為從全書結構上考慮，使讀者在閱讀本書的過程中，能夠由淺入深、由理論指導到實踐應用地進行循序漸進的學習，并對高速電路系統設計的一些技巧和方法有比較深刻的理解和掌握。
本書的目的是要使得電子系統設計工程師們能夠更好地掌握高速電路系統設計的方法和技巧，跟上行業發展要求。因此，本書針對的對象是那些希望挑戰高速電路系統設計的工程師，已經具備電子系統設計的基本知識和技能，而不是剛剛從事這個行業的技術人員。因為本書也不會從原理圖符號的制作、PCB板元件的封裝設計、板框設定、元件的布局和PCB板的布線等開始講起，這些是被默認為閱讀此書之前應該掌握的基本內容。
有必要多提一點的是，盡管我們能夠在市面上，或者網上找到例如“……高速電路設計指南……”、“……高速PCB設計與仿真……”等類似或相近題目的書籍，然而瀏覽其目錄內容便可得知，雖題目相近，但內容相去甚遠，有些只是對Cadence軟件的操作和幫助文件進行了翻譯，有些雖然提及了高速電路設計所需的工具和流程，但也僅限于軟件的使用介紹，缺乏設計實例的設計分析過程和實踐經驗的指導。請讀者自行甄別此類書籍與本書的差別。
最后，本書雖然冠名為《高速電路系統設計與仿真分析：Cadence實例設計詳解》，但它決不是對Cadence軟件工具的幫助文件和用戶手冊的簡單翻譯。盡管在本書寫作過程中，不可避免地通過Cadence工具環境和Cadence仿真分析工具的使用來介紹設計實例，但本書更注重地是如何讓讀者通過使用工具，自己動手，重復這個設計分析過程來掌握這些設計技術。
另外，本書雖然以Cadence工具環境為依托來介紹高速電路系統的設計思想和方法，但這些思想和方法并不僅限于Cadence工具環境，經過適當的修改和重新配置，讀者可以在其他工具中實現同樣的設計，只是基于作者多年在Cadence工具環境下的經驗，能夠更加清晰流暢地闡述本書內容。
內容組織
本書內容由簡到難，由理論到實踐，被劃分為四大部分。
第一部分（第1章到第3章）首先回顧了電子系統的設計發展過程，介紹了高速電路系統設計所面臨的問題和挑戰，然后闡述了高速信號的基本理論知識。此部分內容意在提醒讀者在高速電路系統中遇到的新問題，以及解決這些問題所需的理論基礎。在這部分的內容中，加入了作者對于高速信號的理解和經驗的總結，使得讀者能夠在較短的時間內，掌握高速電路設計的精髓。
第二部分（第4章、第5章）介紹Cadence高速電路設計的工具和流程，也就是在Cadence工具環境中設計高速電路系統，應該遵循怎樣的工作流程，選擇哪些工具來完成各個階段的設計任務，從而實現高速電路設計。
第三部分（第6章、第7章）此部分是本書的重點。第6章通過對一個DDR存儲模塊的設計分析，結合第二部分介紹的軟件流程和使用，一步一步帶領讀者完成整個設計，使讀者能夠在實際的操作過程中掌握軟件的使用方法，建立高速電路設計的概念和工作方法，讓高速電路設計變得輕松。在第7章中，對正在快速發展并得到廣泛應用的高速串行差分信號的分析與設計技術進行了講解。
對于低于5Gbps的高速差分信號，作者介紹了Cadence的解決方案和一個設計實例，而對于高于5Gbps的高速差分信號的設計，由于受到各種技術和非技術原因的限制，不能以實例來展示5Gbps以上的設計方法和技術，但是基于對高速信號完整性的理解，作者給出了具體應對高于5Gbps的高速差分信號的實踐技巧，作為讀者在實際工作中的指導原則。
第四部分（第8章）結束部分，內容是作者關于從事高速電路設計的心得和對技術發展的展望。
實例下載及閱讀支持
本書為了能夠從實用的角度闡述Cadence的高速電路設計技術，提供了一個設計實例供讀者在閱讀本書過程中進行同步參考。該實例以網絡下載的方式提供給讀者，讀者購買此書之后，可以登錄合作網站http://www.pcbbbs.com/index.asp，中國PCB技術論壇，通過首頁尋找本書專屬討論區，并找到相應的鏈接，下載此書所使用的設計實例。
讀者在安裝了Cadence SPB16.0以上版本的軟件后，可以按照書中所講的步驟，同步完成設計，從而在實際操作中解決問題，完成并掌握高速電路設計方法。
另外，本書在寫作和推廣的過程中，得到了中國PCB技術網www.pcbtech.com和中國PCB論壇網www.pcbbbs.com的大力支持。為方便讀者的閱讀、讀者答疑和信息反饋，中國PCB技術網和中國PCB論壇網為本書提供了兩個二級域名shaopeng.pcbtech.com和shaopeng.pcbbbs.com，分別作為圖書推廣宣傳活動和讀者技術交流的空間。
讀者可以通過免費注冊的方式，成為中國PCB技術網和中國PCB論壇網的用戶。高速電路系統設計的工程師和研究者，應該不斷地跟蹤業界最新技術發展，進行廣泛的交流和學習。如今，網絡已經成為信息獲取和交流的重要手段，作為電子技術工程師，必須能夠利用網絡及時跟蹤先進技術的發展動態，并在網絡環境中和來自不同領域的工程師進行積極的技術交流，這樣才能使自己始終處于技術發展的前沿。
在閱讀本書的過程中，如果讀者遇到任何問題，或者對本書內容有任何建議和意見，都可以通過這個討論區和作者直接進行交流。希望讀者在閱讀本書之后，能夠登錄合作網站，以獲得最新的技術發展信息。
除了上述合作網站之外，在網上還有大量的相關技術信息及不同專業工程師交流的技術論壇，非常有利于大家相互學習和促進技術發展。下面將列出部分相關網絡站點供讀者參考。另外，在本書的參考文獻中，列舉了一些業界非常流行的參考書籍，這些書籍包含了信號完整性設計更深的理論內容和更廣泛的知識，作為每個高速電路系統設計工程師，都應該仔細閱讀體會這些作者的研究成果和經驗總結。下面列出部分站點供讀者參考。
http://www.ed-china.com/ 《電子系統設計》網站
http://www.pcbres.com/ PCB資源網
http://www.parkelectro.com/index.htm 射頻和微波技術 |
內容簡介：
電路設計，尤其是現代高速電路系統的設計，是一個隨著電子技術的發展而日新月異的工作，具有很強的趣味性，也具有相當的挑戰性。本書的目的是要使電子系統設計工程師們能夠更好地掌握高速電路系統設計的方法和技巧，跟上行業發展要求。因此，本書由簡到難、由理論到實踐講述了如何使用Cadence工具進行高速電路系統設計，以及利用仿真分析對設計進行指導和驗證。
本書定位于那些希望挑戰高速電路系統設計的工程師，他們應該已經具備了相應的電子系統設計的基本知識和技能。 |
目錄：第1章 高速系統設計簡介 1
1.1 PCB設計技術回顧 1
1.2 什么是“高速”系統設計 2
1.3 如何應對高速系統設計 6
1.3.1 理論作為指導和基準 6
1.3.2 實踐經驗積累 7
1.3.3 時間效率平衡 7
1.4 小結 8
第2章 高速系統設計理論基礎 9
2.1 微波電磁波簡介 9
2.2 微波傳輸線 10
2.2.1 微波等效電路物理量 12
2.2.2 微波傳輸線等效電路 12
2.3 電磁波反射 15
2.4 微波傳輸介質 17
2.4.1 微帶線Microstrip Line 18
2.4.2 微帶線的損耗 19
2.4.3 帶狀線Strip Line 20
2.4.4 同軸線Coaxial Line 21
2.4.5 雙絞線 Twist Line 22
2.4.6 差分傳輸線 23
2.4.7 差分阻抗 25
2.5 “阻抗”的困惑 26
2.5.1 阻抗的定義 26
2.5.2 為什么要考慮阻抗 27
2.5.3 傳輸線結構和傳輸線阻抗 28
2.5.4 瞬時阻抗和特征阻抗 29
2.5.5 特征阻抗和信號完整性 29
2.5.6 為什么是50Ω 29
2.6 阻抗的測量 30
2.7 “阻抗”的困惑之答案 32
2.8 小結 33
第3章 信號完整性簡介 34
3.1 什么是信號完整性 34
3.2 信號完整性問題分類 35
3.3 反射的產生和預防 37
3.3.1 反射的產生 38
3.3.2 反射的消除和預防 42
3.3.2.1 匹配 44
3.3.2.2 拓撲結構設計 49
3.4 串擾的產生和預防 54
3.4.1 串擾的產生 54
3.4.2 串擾的預防與消除 57
3.5 電源完整性分析 59
3.5.1 電源系統設計目標 60
3.5.2 電源系統設計方法 62
3.5.3 電容的理解 64
3.5.4 SSN分析和應用 67
3.6 電磁兼容性EMC和電磁干擾EMI 70
3.7 影響信號完整性的其他因素 71
3.8 小結 72
第4章 Cadence高速系統設計工具 73
4.1 Cadence高速系統設計流程 74
4.2 約束管理器Constrain Manager 78
4.3 SigXplorer信號完整性分析工具 82
4.3.1 S參數（Scattering parameters） 84
4.3.2 過孔模型生成（Via Modeling） 86
4.3.3 通道分析CA（Channel Analysis） 89
4.4 前仿和后仿 90
第5章 Cadence高速系統設計流程及工具使用 92
5.1 高速電路設計流程的實施條件分析 92
5.2 IBIS模型和DML模型 94
5.2.1 IBIS模型介紹 94
5.2.2 IBIS文件介紹 96
5.2.3 DML模型 99
5.2.4 如何獲得IBIS模型 102
5.2.5 在Cadence中使用IBIS模型 103
5.2.6 IBIS2 SigNoise的警告和錯誤參考 105
5.3 仿真庫的建立和設置 110
5.4 仿真分析條件設置 111
5.4.1 Cross-section——PCB疊層設置 112
5.4.2 DC Nets——直流電壓設置 113
5.4.3 Devices——器件類型和管腳屬性設置 114
5.4.4 SI Models——為器件指定模型 116
5.4.5 SI Audit——仿真條件的檢查 117
5.5 系統設計和（預）布局 118
5.6 使用SigXP進行仿真分析 121
5.6.1 拓撲結構抽取 121
5.6.2 在SigXP中進行仿真 123
5.6.2.1 設置激勵和仿真類型 124
5.6.2.2 設置仿真參數 125
5.6.2.3 查看仿真結果 127
5.6.2.4 為什么要進行參數掃描仿真 128
5.7 約束規則生成 130
5.7.1 簡單約束設計——Prop Delay 130
5.7.2 拓撲約束設計——Wiring 131
5.7.3 時序相關約束設計——Switch-Settle Delay 134
5.8 約束規則的應用 136
5.8.1 層次化約束關系 136
5.8.2 約束規則的映射 138
5.8.3 Constrain Mananer的使用 139
5.9 布線后的仿真分析和驗證 140
5.9.1 布線后仿真的必要性 140
5.9.2 布線后仿真流程 141
5.10 電源完整性設計 144
5.10.1 電源完整性設計方法 145
5.10.2 電源完整性設計分析步驟 148
5.10.3 多節點仿真分析 151
5.10.4 電容的布局和布線 155
5.10.5 合理認識電容的有效去耦半徑 156
5.11 SSN的設計分析 159
5.12 小結 160
第6章 高速系統設計實例設計分析 161
6.1 設計實例介紹 162
6.2 DDR設計分析 163
6.2.1 DDR規范的DC和AC特性 165
6.2.2 DDR規范的時序要求 166
6.2.3 DDR芯片的電氣特性和時序要求 167
6.2.4 DDR控制器的電氣特性和時序要求 169
6.3 仿真庫的建立 171
6.3.1 DDR芯片的IBIS文件處理 171
6.3.2 FPGA的IBIS模型文件處理 175
6.3.3 仿真庫的建立 177
6.4 仿真條件設置——Setup Advisor 178
6.4.1 設置疊層和阻抗特性 178
6.4.2 設置電壓 179
6.4.3 器件類型和模型設置 180
6.5 （預）布局 184
6.6 仿真約束的生成和實施 185
6.6.1 網絡整理和仿真對象規劃 186
6.6.2 結構抽取與仿真分析 189
6.6.3 DDR地址總線約束定義 193
6.6.4 DDR數據總線仿真分析和約束 196
6.6.4.1 DDR數據總線仿真分析 196
6.6.4.2 DDR數據總線時序仿真分析 198
6.6.5 DDR數據總線約束定義 206
6.6.6 約束的時序驗證 206
6.7 約束實施和布線 207
6.8 布線后的仿真驗證 210
6.9 DDR總線的其他分析技術 214
6.9.1 DDR2和DDR3介紹 214
6.9.2 DDR2仿真分析設計方法 216
6.9.3 DIMM系統設計分析方法 218
6.10 電源完整性——多節點仿真分析 219
6.11 靈活使用Cadence高速設計流程 221
第7章 高速串行差分信號仿真分析及技術發展挑戰 225
7.1 高速串行信號介紹 225
7.2 Cadence中高速串行信號仿真分析流程和方法 227
7.2.1 系統級設計 228
7.2.2 互連設計和S參數 229
7.2.3 通道分析和預加重設計 236
7.2.4 時域分析和驗證 239
7.3 3.125Gbps差分串行信號設計實例仿真分析 240
7.3.1 設計用例說明 240
7.3.2 設計用例解析 241
7.3.3 設計用例的使用 243
7.4 高速串行信號設計挑戰 246
7.4.1 有損傳輸線和PCB材料的選擇 247
7.4.2 高頻差分信號的布線和匹配設計 248
7.4.3 過孔的Stub效應 249
7.4.4 連接器信號分布 250
7.4.5 預加重和均衡 251
7.4.6 阻抗，還是阻抗 253
7.4.7 6 Gbps，12 Gbps！然后 255
7.5 5Gbps以上的高速差分串行信號仿真和IBIS-AMI模型 256
7.5.1 5 Gbps以上的高速差分串行信號仿真 256
7.5.2 IBIS-AMI模型 257
7.6 抖動（Jitter） 259
7.6.1 認識抖動（Jitter） 260
7.6.2 實時抖動分析 261
7.6.3 抖動各分量的典型特征 263
第8章 實戰后的思考 267
參考書目 271
術語和縮略詞 274 |
| 序： |
