Cadence高速電路板設計與仿真（第3版） ( 簡體 字) |
| 作者：周潤景 | 類別：1. -> 電子工程 -> 電路設計 -> Cadence |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 22299
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| 出版日：7/1/2009 |
| 頁數：676 |
| 光碟數：0 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787121090677 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：前 言
Cadence公司最新發布的Allegro平臺，推出了層次布線規劃和全局布線等新技術，大大提升了基于規則驅動的先進設計能力。該平臺還通過新的使用模式和增強的易用性提供了更好的可用性。所有版本的Allegro PCB設計平臺均包含新的PCB編輯技術，通過降低新方案學習曲線和優化工具交互，可以提升設計師的設計效率和生產力。
1．改進的設計生成和仿真
Allegro平臺的這一版本利用最新版的Allegro System Architect，使硬件設計人員可以縮短開發時間，生成比原來多60%的更大數量的差分信號。Cadence 通過對Cadence PSpice(r)技術增加重大的性能和收斂改進，進一步增強了模擬仿真功能。
2．先進的約束驅動設計
Allegro約束管理系統提供了一項先進的新性能，可減少含先進I/O接口設計的生成時間，這些接口有PCI Express、DDR2、SATA等。該系統使設計人員有能力生成和指定利用參考其他對象規則的約束。約束管理系統包含了部件手冊，除物理和空間約束外，還有設計約束、設計規則檢查及屬性等。
3．提升的生產率和仿真精確性
新發布的Allegro平臺在Allegro PCB SI 及PCB PI中提供了新的功能，可縮短互連設計時間并提升產品性能和可靠性。這些性能包括了串行連接設計的顯著改進，從而允許用戶精確預測6 Gb/s以上高級算法收發器通道的誤碼率概況。另外，通道兼容性和統計分析性能還允許用戶評估傳統通道，以便同高數據率收發器共用。
Allegro PCB PI選項可吸收來自IC及IC封裝設計工具的封裝寄生現象、裸片電容和轉換電流，以精確建立完整的電源供應系統。結合靜態IR降分析，Allegro PCB PI用戶可以快速判斷電源分配系統是否能維持規范所述參考電壓。
本書是在第2版的基礎上修訂而成的。本書共24章及3個附錄，其中第1∼18、20∼24 章由周潤景編寫，袁偉亭編寫了第19章的內容，張鵬飛編寫了附錄A、B、C并對書中的例子作了全面的驗證，全書由周潤景統稿。
本書的出版得到了Cadence公司中國代理商——北京迪浩永輝技術有限公司執行董事黃勝利先生和電子工業出版社張劍先生的大力支持，也有很多讀者提出了寶貴的意見，在此一并表示感謝！
為便于讀者閱讀、學習，特提供本書所講實例下載資源。請訪問http://yydz.phei.com.cn 網站，到“資源下載”欄目下載。
由于Cadence公司的PCB工具性能非常強大，不可能通過一本書完成全部內容的詳盡介紹，加上時間與水平有限，不妥之處還望指正。
編 著 者
序 言
Cadence 公司成就全球電子設計技術創新，并在創建當今集成電路和電子產品中發揮核心作用。客戶采用Cadence的軟件、硬件、設計方法和服務，來設計和驗證用于消費電子產品、網絡和通信設備，以及計算機系統中的尖端半導體器件、PCB和電子系統。
Cadence公司的電子設計自動化（Electronic Design Automation）產品涵蓋了電子設計的整個流程，包括系統級設計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設計，全定制集成電路設計，IC物理驗證，PCB設計和硬件仿真建模等。同時，Cadence公司還提供設計方法學服務，幫助客戶優化其設計流程；提供設計外包服務，協助客戶進入新的市場領域。全球知名半導體與電子系統公司均將Cadence軟件作為其設計標準。
本書主要就Allegro系統互連設計平臺做詳盡講解，具體內容涉及如下4項。
1．PCB設計
隨著PCB越來越復雜，設計團隊之間的高效協作變得至關重要。Cadence(r) 提供兩個集成的，從前端到后端的設計解決方案，幫助應對今天的復雜PCB設計困難。我們的Allegro(r) PCB Design L系列適于對那些成本敏感的小規模到中等規模的團隊，同時具有隨著工藝復雜度增加而伸縮的靈活性。Allegro PCB Design XL/GXL系列是一個完整的解決方案，用于先進的高速、約束驅動的PCB設計。Allegro PCB Design XL/GXL系列的特性是Allegro Constraint Manager獨特的約束管理解決方案，能夠跨設計流程同步管理電氣約束，如同一個無縫過程。
2．高速PCB設計與分析
不斷提高的密度、復雜度和更快的邊界速度意味著設計者必須在整個設計過程中應對高速設計問題。后布局分析的時代——在最后的階段應對高速設計問題，已經走到了盡頭。今天，設計者需要一個集成的設計環境，能夠從設計周期的開始到布線持續解決高速問題。
3．集成電路封裝與分析
持續不斷的技術突破和強烈的市場需求給集成電路封裝的設計者和工程師帶來極大的壓力。隨著納米級的集成電路的出現，芯片將包含更多的功能，并具有比以往更高的性能。同時，封裝技術正在經歷迅猛的變化，包括可以容納超過1000根I/O引腳的多層倒裝封裝，可以作為SoC的現實選項的堆疊硅片系統封裝。這種封裝技術的變化需要我們的工程師采用硅片－封裝－PCB協同設計方法，因為假如我們要獲得最佳的器件性能和完整性，封裝不能脫離芯片和系統單獨設計完成。
4．硅片內部設計
集成電路制造商能夠幫助他們的客戶縮短復雜硅片的內部設計時間，通過提供設計指南的一個可執行的版本，以一種高速度硅片內部設計套件的形式。這些硅片內部設計套件包含在Cadence Allegro SI設計與分析環境中，通過幫助PCB設計工程師在設計周期的早期直接使用硅片級的SPICE和行為級模型，能夠節約時間，降低成本。
本書作者對Cadence的Allegro平臺工具有著多年的教學和使用經驗，他所編著的《Cadence高速電路板設計與仿真》第1版和第2版深受廣大讀者的歡迎，相信本書第3版也會成為高速PCB設計人員桌面必不可少的參考用書。
Cadence SPB中國區代理商——北京迪浩永輝技術有限公司
執行董事：黃勝利
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內容簡介：
本書以Cadence Allegro SPB 16.2為基礎，以具體電路為范例，詳盡講解元器件建庫、原理圖設計、布局、布線、仿真、CAM文件輸出等PCB設計的全過程，包括原理圖輸入及器件數據集成管理環境的使用，中心庫的開發，PCB設計工具的使用，以及高速信號仿真工具的使用等。無論是對前端設計開發（原理圖設計），還是對PCB板級設計，以及PCB上的高速電路分析，本書都有全面的參考和學習價值。 |
目錄：第 章 Cadence Allegro SPB 16.2簡介
1.1 概述
1.2 功能特點
1.2.1 功能模塊
1.2.2 特有功能
1.3 設計流程
1.3.1 前處理
1.3.2 中處理
1.3.3 后處理
1.4 Cadence Allegro SPB 新功能介紹
1.4.1 導入/導出數據庫參數
1.4.2 新增Microvia選項
1.4.3 將Same Net Spacing增至Constraint Manager
1.4.4 合并Shape
1.4.5 交互式扇出
1.4.6 增加線寬選項和工作模式選項
1.4.7 未布線連接狀態
1.4.8 新屬性
第 章 Capture原理圖設計工作平臺
2.1 Design Entry CIS軟件功能介紹
2.2 原理圖工作環境
2.3 設置圖紙參數
2.3.1 設置顏色
2.3.2 設置格點屬性
2.3.3 雜項的設置
2.3.4 設置其他參數
2.4 設置設計模板
2.4.1 字體設置
2.4.2 標題欄（Title Block）設置
2.4.3 頁面尺寸（Page Size）設置
2.4.4 格點參數（Grid Reference）設置
2.4.5 設置層次圖參數
2.4.6 設置SDT兼容性
2.5 設置打印屬性
第 章 制作元件及創建元件庫
3.1 創建單個元件
3.1.1 直接新建元件
3.1.2 用電子表格新建元件
3.2 創建復合封裝元件
3.2.1 創建U?A
3.2.2 創建U?B、U?C和U?D
3.3 大元件的分割
3.4 創建其他元件
習題
第 章 創建新設計
4.1 原理圖設計規范
4.2 Capture基本名詞術語
4.3 建立新項目
4.4 放置元件
4.4.1 放置基本元件
4.4.2 對元件的基本操作
4.4.3 放置電源和接地符號
4.4.4 完成元件放置
4.5 創建分級模塊
4.5.1 創建簡單層次式電路
4.5.2 創建復合層次式電路
4.6 修改元件序號與元件值
4.7 連接電路圖
4.7.1 導線的連接
4.7.2 總線的連接
4.7.3 線路示意
4.8 標題欄的處理
4.9 添加文本和圖像
4.10 建立壓縮文檔
4.11 平坦式和層次式電路圖設計
4.11.1 平坦式和層次式電路特點
4.11.2 電路圖的連接
習題
第 章 PCB設計預處理
5.1 編輯元件的屬性
5.1.1 編輯元件屬性的兩種方法
5.1.2 指定元件封裝
5.1.3 參數整體賦值
5.1.4 分類屬性編輯
5.1.5 定義ROOM屬性
5.1.6 定義按頁擺放屬性
5.2 Capture到Allegro PCB Editor的信號屬性分配
5.2.1 為網絡分配PROPAGATION_DELAY屬性
5.2.2 為網絡分配RELATIVE_PROPAGATION_DELAY屬性
5.2.3 為網絡分配RATSNEST_SCHEDULE屬性
5.2.4 輸出新增屬性
5.3 建立差分對
5.3.1 為兩個Flat網絡建立差分對（手動建立差分對）
5.3.2 為一個設計中多對Flat網絡同時建立差分對（自動建立差分對）
5.4 Capture中總線（Bus）的應用
5.4.1 平坦式電路圖設計中總線的應用
5.4.2 層次式電路圖設計中總線的應用
5.5 原理圖繪制后續處理
5.5.1 設計規則檢查
5.5.2 為元件自動編號
5.5.3 回注（Back Annotation）
5.5.4 自動更新元件或網絡的屬性
5.5.5 生成網絡表
5.5.6 生成元件清單
5.5.7 屬性參數的輸出/輸入
習題
第 章 Allegro的屬性設置
6.1 Allegro的界面介紹
6.2 設置工具欄
6.3 定制Allegro環境
6.3.1 設定設計參數
6.3.2 設置格點
6.3.3 設置Subclasses選項
6.3.4 設置B/B Via
6.3.5 電路板的預覽功能
6.3.6 打印設置
6.3.7 設置自動保存功能
6.4 編輯窗口控制
6.4.1 鼠標按鍵功能
6.4.2 畫面控制
6.4.3 使用Strokes
6.4.4 設置快捷鍵
6.4.5 定義顏色和可視性
6.4.6 定義和運行腳本
習題
第 章 焊盤制作
7.1 基本概念
7.2 熱風焊盤的制作
7.2.1 標準熱風焊盤的制作
7.2.2 非標準熱風焊盤的制作
7.3 通過孔焊盤的制作
7.4 貼片焊盤的制作
第 章 元件封裝的制作
8.1 封裝符號基本類型
8.2 集成電路封裝（IC）的制作
8.2.1 利用向導制作（IC）封裝
8.2.2 手工制作（IC）封裝
8.3 連接器（IO）封裝的制作
8.3.1 制作標準連接器封裝
8.3.2 邊緣連接器（Edge Connector）制作
8.4 分立元件（DISCRETE）封裝的制作
8.4.1 貼片的分立元件封裝的制作
8.4.2 直插的分立元件封裝的制作
8.4.3 自定義焊盤封裝制作
習題
第 章 電路板的建立
9.1 建立電路板
9.1.1 使用電路板向導（Board Wizard）建立電路板
9.1.2 手工建立電路板
9.1.3 建立電路板機械符號
9.1.4 建立Demo設計文件
9.2 輸入網絡表
習題
第 章 設置設計規則
10. 1 間距規則設置
10.1.1 修改默認間距
10.1.2 設定間距規則
10.1.3 分配約束
10.2 物理規則設置
10.2.1 修改默認物理規則
10.2.2 設置物理規則
10.2.3 分配約束
10.3 設定設計約束（Design Constraints）
10.4 設置元件/網絡屬性
10.4.1 為元件添加屬性
10.4.2 為元件添加FIXED屬性
10.4.3 為元件添加Room屬性
10.4.4 為網絡添加屬性
10.4.5 顯示屬性和元素
10.4.6 刪除屬性
習題
第 章 布局
11.1 規劃電路板
11.1.1 設置格點
11.1.2 添加ROOM
11.1.3 為預擺放封裝分配元件序號
11.2 手工擺放元件
11.2.1 按照元件序號擺放
11.2.2 變更GND和VCC網絡顏色
11.2.3 改變元件默認方向
11.2.4 移動元件
11.3 快速擺放元件
11.3.1 快速擺放元件到分配的Room中
11.3.2 快速擺放剩余的器件
11.3.3 產生報告
習題
第 章 高級布局
12.1 顯示飛線
12.2 交換
12.2.1 功能交換
12.2.2 引腳交換
12.2.3 元件交換
12.2.4 自動交換
12.3 使用ALT_SYMBOLS屬性擺放
12.4 按Capture原理圖頁進行擺放
12.5 原理圖與Allegro交互擺放
12.5.1 原理圖與Allegro交互設置方法
12.5.2 Capture和Allegro交互選擇
12.5.3 Capture與Allegro交互高亮和反高亮元件
12.5.4 Capture與Allegro交互高亮和反高亮網絡
12.6 自動布局
12.6.1 設置布局的網格
12.6.2 設置元件進行自動布局的屬性
12.6.3 元件的自動布局
12.7 使用PCB Router自動布局
12.7.1 打開PCB Router自動布局工具
12.7.2 布局大元件
12.7.3 布局小元件
習題
第 章 敷銅
13.1 基本概念
13.1.1 正片和負片
13.1.2 動態銅箔和靜態銅箔
13.2 為平面層建立Shape
13.2.1 顯示平面層
13.2.2 為VCC電源層建立Shape
13.2.3 為GND地層建立Shape
13.3 分割平面
13.3.1 使用Anti Etch分割平面
13.3.2 使用添加多邊形的方法分割平面
13.4 分割復雜平面
13.4.1 定義復雜平面并輸出底片
13.4.2 添加負平面Shape并進行負平面孤銅檢查
習題
第 章 布線
14.1 布線的基本原則
14.2 布線的相關命令
14.3 定義布線的格點
14.4 手工布線
14.4.1 添加連接線
14.4.2 刪除布線
14.4.3 添加過孔
14.4.4 使用Bubble選項布線
14.5 扇出（Fanout By Pick）
14.6 群組布線
14.7 自動布線的準備工作
14.7.1 瀏覽前面設計過程中定義的規則
14.7.2 在指定層布地址線的規則設置
14.7.3 設定電氣規則
14.8 自動布線
14.8.1 使用Auto Router自動布線
14.8.2 使用CCT布線器自動布線
14.8.3 對指定網絡或元件布線（Route Net(s) by Pick）
14.9 控制并編輯布線
14.9.1 控制布線的長度
14.9.2 差分布線
14.9.3 高速網絡布線
14.9.4 45° 角布線調整（Miter By Pick）
14.9.5 改善布線的連接
14.10 優化布線（Gloss）
14.10.1 固定關鍵網絡
14.10.2 Gloss參數設置
14.10.3 添加和刪除淚滴
14.10.4 自定義平滑（Custom Smooth）布線
習題
第 章 后處理
15.1 重命名元件序號
15.1.1 自動重命名元件序號
15.1.2 手動重命名元件序號
15.2 文字面調整
15.2.1 修改文字面字體大小
15.2.2 改變文字的位置和角度
15.2.3 調整Room的字體
15.3 回注（Back Annotation）
習題
第 章 加入測試點
16.1 產生測試點
16.1.1 自動加入測試點
16.1.2 建立測試夾具的鉆孔文件
16.2 修改測試點
16.2.1 手動添加測試點
16.2.2 手動刪除測試點
16.2.3 交換測試點
16.2.4 重新產生log文件、鉆孔數據和報告
16.2.5 建立測試夾具
習題
第 章 電路板加工前的準備工作
17.1 建立絲印層
17.1.1 設置層面顏色和可視性
17.1.2 自動添加絲印層
17.2 建立報告
17.3 建立Artwork文件
17.3.1 設置加工文件參數
17.3.2 設置底片控制文件
17.3.3 建立Assembly底片文件
17.3.4 建立Soldermask底片文件
17.3.5 建立Pastemask底片文件
17.3.6 運行DRC檢查
17.4 建立鉆孔圖
17.4.1 顏色與可視性設置
17.4.2 建立鉆孔符號和圖例
17.5 建立鉆孔文件
17.6 輸出底片文件
17.6.1 建立鉆孔圖例的底片文件
17.6.2 輸出底片文件
17.7 瀏覽Gerber文件
17.7.1 為底片建立一個新的Subclass
17.7.2 加載Artwork文件到PCB編輯器
17.8 在CAM350中檢查Gerber文件
17.8.1 CAM350用戶界面介紹
17.8.2 CAM350的快捷鍵及D碼
17.8.3 CAM350中Gerber文件的導入
習題
第 章 Allegro其他高級功能
18.1 設置過孔的焊盤
18.2 更新元件封裝符號
18.3 Net和Xnet
18.4 技術文件的處理
18.4.1 輸出技術文件
18.4.2 輸入技術文件到新設計中
18.4.3 比較技術文件
18.5 設計重用
18.6 DFA檢查
18.7 修改env文件
18.8 Skill的程序安裝及功能說明
18.8.1 Skill程序安裝
18.8.2 Skill功能說明
18.9 數據庫寫保護
18.9.1 加密
18.9.2 解鎖
習題
第 章 高速PCB設計知識
19.1 高速PCB的基本概念
19.1.1 電子系統設計所面臨的挑戰
19.1.2 高速電路的定義
19.1.3 高速信號的確定
19.1.4 傳輸線
19.1.5 傳輸線效應
19.2 PCB設計前的準備工作
19.2.1 設計前的準備工作
19.2.2 電路板的層疊
19.2.3 竄擾和阻抗控制
19.2.4 重要的高速結點
19.2.5 技術選擇
19.2.6 預布線階段
19.2.7 避免傳輸線效應的方法
19.3 高速PCB布線
19.3.1 高速PCB信號線的布線基本原則
19.3.2 地線設計
19.4 布線后信號完整性仿真
19.4.1 布線后信號完整性仿真的意義
19.4.2 模型的選擇
19.5 提高抗電磁干擾能力的措施
19.5.1 需要特別注意抗電磁干擾的系統
19.5.2 應采取的抗干擾措施
19.6 測試與比較
第 章 仿真前的準備工作
20.1 IBIS模型
20.1.1 IBIS模型與SPICE模型的特點
20.1.2 IBIS模型的物理描述
20.2 驗證IBIS模型
20.2.1 瀏覽解析的IBIS文件結果
20.2.2 在Model Integrity中仿真IOCell模型
20.2.3 使用IBIS to DML轉換器
20.2.4 瀏覽DML文件的錯誤和警告信息
20.2.5 使用Espice to Spice轉換器
20.3 預布局
20.4 電路板設置要求（Setup Advisor）
20.4.1 疊層設置
20.4.2 設置DC電壓值
20.4.3 器件設置（Device Setup）
20.4.4 SI模型分配
20.4.5 SI檢查（SI Audit）
20.5 基本的PCB SI功能
20.5.1 設置顯示內容
20.5.2 顯示網絡飛線
20.5.3 確定HA3 網絡的元件
20.5.4 擺放元件于板框內
習題
第 章 約束驅動布局
21.1 預布局拓撲提取和仿真
21.1.1 預布局拓撲提取的設置
21.1.2 預布局拓撲提取分析
21.1.3 執行反射仿真
21.1.4 反射仿真測量
21.2 前仿真時序
21.2.1 時序信號簡介
21.2.2 時序計算
21.2.3 運行參數掃描
21.2.4 為拓撲添加約束
21.2.5 分析拓撲約束
21.3 模板應用和約束驅動布局
21.3.1 為竄擾仿真建立拓撲
21.3.2 執行竄擾仿真
21.3.3 應用電氣約束規則
21.3.4 解決DRC錯誤
習題
第 章 約束驅動布線
22.1 手工布線
22.1.1 手工為HA4網絡布線
22.1.2 布線后調整
22.2 自動布線
22.2.1 為HA4和HA9網絡自動布線
22.2.2 檢查已布線的網絡
22.2.3 使用Automatic Router自動布線
22.3 分析布線網絡的拓撲
22.3.1 設置分析參數
22.3.2 仿真分析
習題
第 章 后布線DRC分析
23.1 更新拓撲模板
23.1.1 獲取DRC錯誤信息
23.1.2 修改模板的參數
23.1.3 更新拓撲
23.2 后仿真
23.2.1 反射仿真
23.2.2 綜合仿真
23.2.3 竄擾仿真
23.2.4 Simultaneous Switching Noise仿真
23.3 多板仿真
23.3.1 多板建模
23.3.2 使用DesignLink分析反射
習題
第 章 差分對設計
24.1 建立差分對
24.1.1 手工建立差分對
24.1.2 自動建立差分對
24.2 仿真前準備工作
24.2.1 阻抗控制
24.2.2 分配器件模型
24.3 仿真差分對
24.3.1 提取差分對拓撲
24.3.2 分析差分對網絡
24.4 差分對約束
24.4.1 設置差分對約束
24.4.2 應用差分對約束
24.5 差分對布線
24.6 后布線分析
習題
附錄A User Preferences設置
附錄B DRC錯誤代碼
B.1 單一字符的錯誤代碼
B.2 雙字符的錯誤代碼
附錄C 焊盤設置規則
參考文獻
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