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Verilog HDL程式設計實例詳解 ( 簡體 字) |
| 作者：張延偉;楊金巖;葛愛學 | 類別：1. -> 電子工程 -> Verilog |
| 譯者： |
| 出版社：人民郵電出版社 |  3dWoo書號： 12218
詢問書籍請說出此書號！【缺書】
【不接受訂購】 |
| 出版日：4/1/2008 |
| 頁數：369 |
| 光碟數：1 |
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站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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【不接受訂購】 | | ISBN：9787115176325 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
| 前言： |
內容簡介：本書通過100多個模塊實例，詳細地講解了Verilog HDL程序設計語言，全書共分13章，內容涉及Verilog HDL語言基本概念、建模、同步設計、異步設計、功能驗證等，實例包括各種加法器／計數器、乘法器／除法器、編碼器／譯碼器、狀態機、SPI Master Controller、I2C Master controller、CAN Protocol Controller、Memory模塊、JPEG圖像壓縮模塊、加密模塊、ATA控制器、8位RISC-CPU等及各個實例模塊相應的Testbench，所舉實例具有很強的實用性和代表性，每個實例均給出了介紹、功能分析、程序代碼和結果演示。.
本書內容來自作者實際工作經驗的總結及平常收集整理的相關資料，步驟詳細，實例豐富，講述循序漸進，是廣大IC設計工程師、電子工程人員和高校師生不可多得的一本Verilog HDL參考用書。 |
目錄：第1章 Verilog HDL基礎知識 1
1.1 Verilog HDL的基礎語言知識 1
1.1.1 綜述 1
1.1.2 Verilog HDL語法特性 2
1.1.3 Verilog HDL數據類型 4
1.1.4 Verilog HDL運算符 5
1.1.5 Verilog HDL程序結構 6
1.2 ModelSim SE使用簡介 8
第2章 加法器/計數器實例 10
2.1 1bit半加法器adder設計實例 10
2.1.1 1bit半加法器adder設計 10
2.1.2 adder Testbench設計 11
2.1.3 adder Testbench執行結果及仿真波形 12
2.2 1bit全加法器full_add設計實例 13
2.2.1 1bit全加法器full_add設計 13
2.2.2 full_add Testbench設計 15
2.2.3 full_add Testbench執行結果及仿真波形 16
2.3 同步4bit全加法器adder4設計實例 17
2.3.1 同步4bit全加法器adder4設計 17
2.3.2 adder4 Testbench設計 18
2.3.3 adder4 Testbench執行結果及仿真波形 20
2.4 4bit計數器count4設計實例 22
2.4.1 4bit計數器count4設計 22
2.4.2 count4 Testbench設計 22
2.4.3 count4 Testbench執行結果及仿真波形 23
2.5 8bit BCD碼計數器count60設計實例 24
2.5.1 8bit BCD碼計數器count60設計 24
2.5.2 count60 Testbench設計 27
2.5.3 count60 Testbench執行結果及仿真波形 27
第3章 乘法器/除法器實例 29
3.1 加法樹乘法器add_tree_mult設計實例 29
3.1.1 加法樹乘法器add_tree_mult設計 29
3.1.2 add_tree_mult Testbench設計 32
3.1.3 add_tree_mult Testbench執行結果及仿真波形 33
3.2 查找表乘法器lookup_mult設計實例 34
3.2.1 查找表乘法器lookup_mult設計 34
3.2.2 lookup_mult Testbench設計 37
3.2.3 lookup_mult Testbench執行結果及仿真波形 37
3.3 布爾乘法器booth_mult設計實例 39
3.3.1 布爾乘法器booth_mult設計 39
3.3.2 booth_mult Testbench設計 42
3.3.3 booth_mult Testbench執行結果及仿真波形 44
3.4 移位除法器shift_divider設計實例 46
3.4.1 移位除法器shift_divider設計 46
3.4.2 shift_divider Testbench設計 52
3.4.3 shift_divider Testbench執行結果及仿真波形 55
第4章 編碼器/譯碼器實例 57
4.1 二進制編碼器bin_enc設計實例 57
4.1.1 二進制編碼器bin_enc設計 57
4.1.2 bin_enc Testbench設計 59
4.1.3 bin_enc Testbench執行結果及仿真波形 60
4.2 曼徹斯特編譯碼器manch_ed設計實例 60
4.2.1 曼徹斯特編碼器manch_en設計 60
4.2.2 manch_en Testbench設計 63
4.2.3 manch_en Testbench執行結果及仿真波形 64
4.2.4 曼徹斯特譯碼器manch_de設計 65
4.2.5 manch_de Testbench設計 67
4.2.6 manch_de Testbench執行結果及仿真波形 68
4.2.7 曼徹斯特編譯碼器manch_ed設計 69
4.3 密勒譯碼器miller_de設計實例 70
4.3.1 密勒譯碼器miller_de總體設計 70
4.3.2 檢測模塊signal_detect設計 71
4.3.3 signal_detect Testbench設計 73
4.3.4 signal_detect Testbench執行結果及仿真波形 75
4.3.5 譯碼模塊decode設計 76
4.3.6 decode Testbench設計 79
4.3.7 decode Testbench執行結果及仿真波形 80
4.3.8 密勒譯碼器miller_de頂層設計 81
第5章 狀態機實例 83
5.1 狀態機介紹 83
5.2 16位乘法器狀態機實現 84
5.2.1 16位乘法器mult16設計 84
5.2.2 mult16 Testbench設計 86
5.3 交通控制燈控制設計 87
5.3.1 交通控制燈traffic總體構架 87
5.3.2 traffic狀態機設計 88
5.3.3 traffic Testbench設計 91
5.3.4 traffic Testbench執行結果及仿真波形 93
5.4 PCI總線目標接口狀態機設計 93
5.4.1 PCI總線介紹 93
5.4.2 PCI 總線目標接口總體構架 94
5.4.3 PCI 總線目標接口State Machine設計 95
5.4.4 PCI Target Testbench設計 106
5.4.5 PCI Target Testbench執行結果及仿真波形 108
第6章 SPI Master Controller實例 111
6.1 SPI協議介紹 111
6.2 SPI Master Controller設計 113
6.2.1 SPI Master Controller總體構架 113
6.2.2 時鐘產生模塊spi_clgen設計 113
6.2.3 串行接口模塊spi_shift設計 115
6.2.4 spi_top頂層模塊設計 121
6.3 SPI Master Controller Testbench設計 126
6.3.1 spi_top Testbench總體構架 126
6.3.2 模擬Wishbone master模塊設計 126
6.3.3 模擬SPI slave模塊設計 128
6.3.4 spi_top Testbench頂層模塊設計 129
6.3.5 spi_top Testbench執行結果及仿真波形 129
第7章 I2C Master Controller實例 132
7.1 I2C 總線介紹 132
7.2 I2C Master Controller設計 135
7.2.1 I2C Master Controller總體構架 135
7.2.2 bit傳輸模塊i2c_master_bit_ctrl設計 136
7.2.3 byte傳輸模塊i2c_master_byte_ctrl設計 142
7.2.4 i2c_master_top模塊設計 146
7.3 I2C Master Controller Testbench設計 150
7.3.1 i2c_master_top Testbench總體構架 150
7.3.2 Wishbone master模塊設計 150
7.3.3 i2c_slave_model模塊設計 151
7.3.4 i2c_master_top Testbench頂層模塊設計 155
7.3.5 i2c_master_top Testbench執行結果及仿真波形 160
第8章 CAN Protocol Controller實例 162
8.1 CAN Protocol Controller總體構架 162
8.2 CAN Protocol Controller模塊設計 165
8.2.1 CAN Protocol Controller總體構架 165
8.2.2 位時序操作模塊can_btl設計 166
8.2.3 bit stream處理模塊can_bsp設計 171
8.3 CAN Protocol Controller Testbench設計 181
8.3.1 can_top Testbench總體構架 181
8.3.2 Test task設計 181
8.3.3 can_top Testbench頂層模塊設計 185
8.3.4 can_top Testbench執行結果及仿真波形 187
第9章 Memory模塊實例 190
9.1 異步FIFO設計實例 190
9.1.1 異步FIFO簡介 190
9.1.2 異步FIFO設計 192
9.1.3 異步FIFO Testbench設計 194
9.2 DDR SDRAM Controller設計實例 200
9.2.1 SDRAM 簡介 200
9.2.2 DDR SDRAM Controller設計 201
9.2.3 DDR SDRAM Controller Testbench設計 212
第10章 JPEG圖像壓縮模塊實例 218
10.1 JPEG圖像壓縮模塊簡介 218
10.2 色度空間轉換CSC設計實例 219
10.2.1 色度空間簡介 219
10.2.2 色度空間轉換CSC設計 220
10.2.3 色度空間轉換CSC Testbench設計 223
10.3 離散余弦變換DCT設計實例 226
10.3.1 離散余弦變換簡介 226
10.3.2 離散余弦變換DCT設計 227
10.3.3 離散余弦變換DCT Testbench設計 235
10.4 量化取整QNR設計實例 238
10.4.1 量化取整簡介 238
10.4.2 量化取整QNR設計 239
10.4.3 量化取整QNR Testbench設計 244
10.5 哈夫曼編碼huffman_enc設計實例 248
10.5.1 哈夫曼編碼簡介 248
10.5.2 哈夫曼編碼huffman_enc設計 248
10.5.3 哈夫曼編碼huffman_enc Testbench設計 252
第11章 DES/AES加密模塊實例 258
11.1 DES加密模塊設計 258
11.1.1 DES加密算法介紹 258
11.1.2 DES加密模塊設計 260
11.1.3 DES加密模塊Testbench設計 276
11.2 AES加密模塊設計 279
11.2.1 AES加密算法介紹 279
11.2.2 AES加密模塊設計 280
11.2.3 AES加密模塊Testbench設計 295
第12章 ATA主機控制器實例 300
12.1 ATA協議介紹 300
12.1.1 ATA協議 300
12.1.2 ATA數據傳輸方式 300
12.1.3 ATA命令傳輸 301
12.2 ATA主機控制器設計 302
12.2.1 ATA主機控制器總體構架 302
12.2.2 atahost_controller設計 304
12.2.3 PIO 時序控制器atahost_pio_tctrl設計 307
12.2.4 運行計數器模塊ro_cnt設計 310
12.2.5 atahost_wb_slave設計 311
12.3 ATA主機控制器Testbench設計 317
12.3.1 ATA主機控制器Testbench總體構架 317
12.3.2 ATA設備ata_device設計 317
12.3.3 io_test1 Task設計 321
12.3.4 io_test2 Task設計 323
12.3.5 int_test Task設計 327
12.3.6 rst_test Task設計 329
12.3.7 test_bench_top 設計 330
12.3.8 ATA主機控制器Testbench執行結果及仿真波形 332
第13章 8位RISC-CPU實例 335
13.1 RISC-CPU介紹 335
13.1.1 RISC-CPU基本構架 335
13.1.2 RISC-CPU的功能及模塊的劃分 336
13.2 RISC-CPU設計 336
13.2.1 RISC-CPU總體構架 336
13.2.2 算術邏輯單元alu設計 339
13.2.3 可選擴展模塊exp設計 340
13.2.4 指令譯碼器idec設計 342
13.2.5 寄存器文件regs設計 345
13.2.6 可編程存儲器pram設計 346
13.2.7 cpu設計 347
13.3 RISC-CPU Testbench設計 358
13.3.1 RISC-CPU Testbench總體構架 358
13.3.2 RISC-CPU Task設計 359
13.3.3 RISC-CPU Testbench 頂層設計 363
13.3.4 RISC-CPU Testbench執行結果及仿真波形 364
縮略語 366
參考文獻 368
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| 序： |
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